[發明專利]集成電路的電感襯底隔離結構

有效

• 申請號: 201410301738.1
• 申請日: 2014-06-26
• 公開（公告）號: CN104064547B
• 公開（公告）日: 2017-02-15
• 發明（設計）人: 劉志堅
• 申請（專利權）人: 珠海市杰理科技股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522
• 代理公司: 廣州華進聯合專利商標代理有限公司44224
• 代理人: 周清華,崔春

技術領域

本發明涉及射頻集成電路技術領域，特別是涉及一種集成電路的電感襯底隔離結構。

背景技術

射頻集成電路中電感的品質因數也稱Q值和電感的工作頻率對射頻電路的性能影響起到了至關重要，對電感襯底的隔離的好與壞會嚴重影響到電感的品質因數和工作頻率，影響著部分射頻電路的性能提高。現代集成電路中對電感襯底的隔離技術不斷發展，出現了各種不同的襯底隔離技術，隔離效果也是各有千秋，近年來隔離技術也得到了長遠提高。

現代射頻集成電路中，電感襯底隔離中有兩種典型的隔離方案，第一種方案是用金屬層接地作為屏蔽層；第二種方案是利用n阱接地或者n阱浮空作為屏蔽層。

現有技術中存在的缺陷有：電感對襯底的渦流效應不能得到有效的消除，造成電感對襯底的損耗過大，影響電感品質因數與工作頻率。

發明內容

基于此，本發明提供一種集成電路的電感襯底隔離結構，能有效降低電感對襯底的電磁損耗，減小電感與屏蔽層及襯底之間的耦合電容，提高電感的品質因數和工作頻率。

一種集成電路的電感襯底隔離結構，包括：

p型襯底；

在所述p型襯底中形成的n型阱區，所述n型阱區包括多個n阱；

在所述多個n阱中注入形成的多個p型有源區；其中，所述n型阱區為矩形，所述n型阱區的對角線將所述n型阱區劃分為四個三角形區域，多個所述p型有源區之間等間距平行分布在每個三角形區域上；相對的兩個三角形區域上的p型有源區的排列方向相同，相鄰的兩個三角形區域上的p型有源區的排列方向相互垂直；

覆蓋在所述n型阱區上的多晶硅屏蔽層，所述多晶硅屏蔽層包括多條n型多晶硅，每條n型多晶硅覆蓋在相鄰兩個n阱之間，并通過所述p型有源區間隔開；

覆蓋在所述多晶硅屏蔽層上的金屬層，所述金屬層為X型金屬結構，所述X型金屬結構設置在所述n型阱區的對角線位置；

覆蓋在所述金屬層上的電感，所述電感的中心點與所述X型金屬結構的中心點重合。

上述集成電路的電感襯底隔離結構，p型襯底中形成有n型阱區，在多個n阱中注入形成有多個p型有源區，多條n型多晶硅覆蓋在相鄰兩個n阱之間，并通過所述p型有源區間隔開，從而形成反偏pn結的屏蔽架構，能有效阻斷電感對襯底的渦流作用；X型金屬結構設置在所述n型阱區的對角線位置并覆蓋在n型多晶硅上，將電流點匯聚到電感中心點并拉到低電位點，可有效減小電感對于連接金屬的渦流作用；本發明的電感襯底隔離結構，能大大減少電感電磁作用對襯底的渦流效應，顯著提高隔離效果，提高電感品質因數，穩定電感的工作頻率，從而有效發揮集成電路的性能。

附圖說明

圖1為本發明集成電路的電感襯底隔離結構在一實施例中的結構示意圖。

圖2為圖1中P型襯底的結構示意圖。

圖3為圖1中多晶硅屏蔽層的結構示意圖。

圖4為圖1中P型襯底的剖面示意圖。

圖5為圖1中多晶硅屏蔽層與金屬層的結構示意圖。

圖6為本發明集成電路的電感襯底隔離結構在另一實施例中的電位連接示意圖。

具體實施方式

下面結合實施例及附圖對本發明作進一步詳細說明，但本發明的實施方式不限于此。

如圖1所示，是本發明集成電路的電感襯底隔離結構在一實施例中的結構示意圖，包括：

p型襯底11；

在所述p型襯底11中形成的n型阱區，所述n型阱區包括多個n阱12；

在所述多個n阱12中注入形成的多個p型有源區13；其中，如圖2所述為P型襯底的結構示意圖，所述n型阱區為矩形，所述n型阱區的對角線將所述n型阱區劃分為四個三角形區域(21～24)，多個所述p型有源區13之間等間距平行分布在每個三角形區域上；相對的兩個三角形區域上的p型有源區13的排列方向相同，相鄰的兩個三角形區域上的p型有源區13的排列方向相互垂直；

覆蓋在所述n型阱區上的多晶硅屏蔽層，如圖3所示為多晶硅屏蔽層的結構示意圖，如圖4所示為p型襯底的剖面示意圖，所述多晶硅屏蔽層包括多條n型多晶硅14，每條n型多晶硅14覆蓋在相鄰兩個n阱12之間，并通過所述p型有源區13間隔開；

覆蓋在所述多晶硅屏蔽層上的金屬層，如圖5所示為多晶硅屏蔽層與金屬層的結構示意圖，所述金屬層為X型金屬結構15，所述X型金屬結構15設置在所述n型阱區的對角線位置；

覆蓋在所述金屬層上的電感16，所述電感的中心點與所述X型金屬結構15的中心點重合；