[發明專利]集成電路的電感襯底隔離結構

有效

• 申請號: 201410301738.1
• 申請日: 2014-06-26
• 公開（公告）號: CN104064547B
• 公開（公告）日: 2017-02-15
• 發明（設計）人: 劉志堅
• 申請（專利權）人: 珠海市杰理科技股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522
• 代理公司: 廣州華進聯合專利商標代理有限公司44224
• 代理人: 周清華,崔春

1.一種集成電路的電感襯底隔離結構，其特征在于，包括：

p型襯底；

在所述p型襯底中形成的n型阱區，所述n型阱區包括多個n阱；

在所述多個n阱中注入形成的多個p型有源區；其中，所述n型阱區為矩形，所述n型阱區的對角線將所述n型阱區劃分為四個三角形區域，多個所述p型有源區之間等間距平行分布在每個三角形區域上；相對的兩個三角形區域上的p型有源區的排列方向相同，相鄰的兩個三角形區域上的p型有源區的排列方向相互垂直；

覆蓋在所述n型阱區上的多晶硅屏蔽層，所述多晶硅屏蔽層包括多條n型多晶硅，每條n型多晶硅覆蓋在相鄰兩個n阱之間，并通過所述p型有源區間隔開；

覆蓋在所述多晶硅屏蔽層上的金屬層，所述金屬層為X型金屬結構，所述X型金屬結構設置在所述n型阱區的對角線位置；

覆蓋在所述金屬層上的電感，所述電感的中心點與所述X型金屬結構的中心點重合。

2.根據權利要求1所述的集成電路的電感襯底隔離結構，其特征在于，所述p型襯底連接至集成電路的低電位點，所述n阱連接到集成電路的高電位點，所述p型有源區和所述n型多晶硅連接到集成電路的低電位點。

3.根據權利要求1所述的集成電路的電感襯底隔離結構，其特征在于，所述金屬層還包括一金屬條，所述金屬條的一端連接所述X型金屬結構的中心點，另一端連接到集成電路的低電位點。

4.根據權利要求1所述的集成電路的電感襯底隔離結構，其特征在于，所述多晶硅屏蔽層通過其中一條所述n型多晶硅連接到所述集成電路的高電位點。

5.根據權利要求1所述的集成電路的電感襯底隔離結構，其特征在于，所述n型阱區的中心點通過電導體介質連接到集成電路的高電位點。

6.根據權利要求1所述的集成電路的電感襯底隔離結構，其特征在于，還包括在所述p型襯底上注入形成的在所述電感外圍的第一隔離環，以及在所述p型襯底上注入n型摻雜形成的在所述第一隔離環外圍的第二隔離環；所述第一隔離環連接到集成電路的低電位點；所述第二隔離環連接到集成電路的高電位點。

7.根據權利要求6所述的集成電路的電感襯底隔離結構，其特征在于，所述第一隔離環具有一切斷開口。

8.根據權利要求6所述的集成電路的電感襯底隔離結構，其特征在于，所述第二隔離環具有一切斷開口。