[發明專利]封裝基板、覆晶封裝電路及其制作方法

有效

• 申請號: 201410288879.4
• 申請日: 2014-06-24
• 公開（公告）號: CN105244340B
• 公開（公告）日: 2018-01-09
• 發明（設計）人: 許哲瑋;許詩濱
• 申請（專利權）人: 恒勁科技股份有限公司
• 主分類號: H01L23/495
• 分類號: H01L23/495;H01L21/48
• 代理公司: 北京科龍寰宇知識產權代理有限責任公司11139
• 代理人: 孫皓晨

技術領域

本發明涉及一種封裝基板、覆晶封裝電路及其制作方法。

背景技術

新一代的電子產品不僅追求輕薄短小，更朝多功能與高性能的方向發展，因此，集成電路(Integrated Circuit，簡稱IC)技術不斷地高密度化與微型化，以期在有限的晶片空間容納更多的電子元件，而其后端的封裝基板及其構裝技術也隨之進展，以符合此新一代的電子產品趨勢。

由于目前應用于鑄模互連基板(Molded Interconnection Substrate，簡稱MIS)技術的覆晶式晶片尺寸封裝(Flip-Chip Chip Size Package，簡稱FCCSP)基板10，如圖1所示，其采用感光型底層涂料(primer)材料來制作鑄模化合物層16上的介電材料層17，因此對于介電材料的光微影蝕刻制程(Photolithography)所需解析度要求高，尤其是對于腳距密集化(Fine Pitch)的封裝制程，更需要使用特定且高價位的介電材料。此外，在現有FCCSP基板的制造程序中，連接上層電路導線14與下層電路導線12之間的導電銅柱，其制造包含了在鑄模化合物層16與介電材料層17共二次的光微影蝕刻制程，這二段的導電銅柱18及19可能因制程上對位精度的偏差而造成上下位置偏移的狀況，以及介電材料與導電銅柱之間及介電材料與鑄模化合物層材料之間的界面親合力較差，而影響其制成品合格率與可靠度。因此，有必要發展新的封裝基板技術，以解決及改善上述的問題。

發明內容

本發明的目的在于：提供一種封裝基板、覆晶封裝電路及其制作方法，以解決現有技術中存在的上述問題。

為實現上述目的，本發明采用的技術方案包括：

一種封裝基板，其特征在于，其包括：

一第一導線層，其包含一第一金屬走線及一第一介電材料層，該第一介電材料層充填于該第一導線層內該第一金屬走線以外的其余部分；

一導電柱層，形成于該第一導線層上，該導電柱層包含一金屬柱狀物、一具有一凸出部的鑄模化合物層、及一第二介電材料層，該金屬柱狀物連接該第一金屬走線，該第二介電材料層形成于該鑄模化合物層上，該凸出部圍繞該金屬柱狀物；

一第二導線層，形成于該導電柱層上，該第二導線層包含一連接該金屬柱狀物的第二金屬走線；以及

一保護層，形成于該第二導線層上。

其中，該封裝基板為覆晶式晶片尺寸封裝(Flip-Chip Chip Size Package)基板。

其中，該鑄模化合物層的材料包含環氧基樹脂(Epoxy-Based Resin)或聚酰亞胺(Polyimide)。

其中，該第二介電材料層的材料包含環氧基樹脂或聚酰亞胺。

其中，該凸出部的寬度由上而下逐漸增大。

其中，該凸出部具有一凹斜的側面。

其中，該金屬柱狀物的側面完全被該鑄模化合物層所包覆。

為實現上述目的，本發明采用的技術方案還包括：

一種覆晶封裝電路，其特征在于，其包括：

一第一導線層，其包含一第一金屬走線及一第一介電材料層，該第一介電材料層充填于該第一導線層內該第一金屬走線以外的其余部分；

一導電柱層，形成于該第一導線層上，該導電柱層包含一金屬柱狀物、一具有一凸出部的鑄模化合物層、及一第二介電材料層，該金屬柱狀物連接該第一金屬走線，該第二介電材料層形成于該鑄模化合物層上，該凸出部圍繞該金屬柱狀物；

一第二導線層，形成于該導電柱層上，該第二導線層包含一連接該金屬柱狀物的第二金屬走線；

一保護層，形成于該第二導線層上，并具有一露出該第二金屬走線的開口；

一電路晶片，設置于該第一導線層下，并電性連接該第一金屬走線；以及

一電路板，設置于該保護層上，并通過該保護層的開口而電性連接該第二金屬走線。

其中，該凸出部的寬度由上而下逐漸增大。

其中，該凸出部具有一凹斜的側面。

其中，該金屬柱狀物的側面完全被該鑄模化合物層所包覆。

為實現上述目的，本發明采用的技術方案還包括：

一種封裝基板的制作方法，其特征在于，包括下列步驟：

(A)提供一承載板；

(B)在該承載板上形成一第一導線層，該第一導線層包含一第一金屬走線與一第一介電材料層，該第一介電材料層充填于該第一導線層內該第一金屬走線以外的其余部分；