[發明專利]雷達測試中多路數據的實時記錄裝置及實現數據實時記錄的方法有效
| 申請號: | 201410283538.8 | 申請日: | 2014-06-23 |
| 公開(公告)號: | CN104020457A | 公開(公告)日: | 2014-09-03 |
| 發明(設計)人: | 付寧;趙浩然;施睿;喬立巖 | 申請(專利權)人: | 哈爾濱工業大學 |
| 主分類號: | G01S7/40 | 分類號: | G01S7/40 |
| 代理公司: | 哈爾濱市松花江專利商標事務所 23109 | 代理人: | 張宏威 |
| 地址: | 150001 黑龍*** | 國省代碼: | 黑龍江;23 |
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| 摘要: | |||
| 搜索關鍵詞: | 雷達 測試 路數 實時 記錄 裝置 實現 數據 方法 | ||
技術領域
本發明涉及一種實時記錄多路數據的方法。屬于測控領域。
背景技術
雷達常作為彈載敏感器,安裝于導彈末端。在對雷達進行測試時,測試設備既需要與慣性導航系統進行通信,解析其發出的環境信息;又需要模擬彈載飛控機的功能,向雷達發送控制指令,并及時讀取和解析雷達的控制指令的應答;此外,當雷達需要GPS制導時,測試設備還需要讀取來自GPS的數據,等等。
通訊數據的正確與否直接關系到整個試驗系統能否正常工作。為了能夠對雷達進行全面檢測,需要將試驗過程中各路通訊數據進行實時記錄,待試驗完成后對數據進行分類分析。
發明內容
本發明是為了解決現有的雷達測試中缺少對通訊數據實時記錄裝置的問題。現提供雷達測試中多路數據的實時記錄裝置及實現數據實時記錄的方法。
雷達測試中多路數據的實時記錄裝置,它包括CF卡、USB控制芯片、E2PROM存儲器和n個通訊單元,n為正整數,它還包括FPGA控制電路,
FPGA控制電路包括n個通訊接口邏輯模塊、數據處理邏輯模塊、CF卡存儲控制邏輯模塊、E2PROM讀寫控制邏輯模塊、主控邏輯模塊、上傳控制邏輯模塊、USB接口邏輯模塊、n路同步FIFO存儲器、前端同步FIFO存儲器、后端同步FIFO存儲器、寫USB異步FIFO存儲器和讀USB異步FIFO存儲器,
所述每個通訊單元的控制信號輸出或輸入端連接每個通訊接口邏輯模塊的控制信號輸入或輸出端,每個通訊接口邏輯模塊的數據信號輸出端連接每個同步FIFO存儲器的數據信號輸入端,n個同步FIFO存儲器的數據信號輸出端均連接數據處理邏輯模塊的數據信號輸入端,數據處理邏輯模塊的數據信號輸出端連接前端同步FIFO存儲器的數據信號輸入端,前端同步FIFO存儲器的數據信號輸出端連接CF卡存儲控制邏輯模塊的數據信號輸入端,CF卡存儲控制邏輯模塊的控制信號輸入或輸出端連接CF卡的控制信號輸出或輸入端,CF卡存儲控制邏輯模塊的數據信號輸出端連接CF卡的數據信號輸入端,CF卡存儲控制邏輯模塊的地址信號輸出端連接CF卡的地址信號輸入端,
CF卡存儲控制邏輯模塊的數據信號輸出端連接后端同步FIFO存儲器的數據信號輸入端,CF卡存儲控制邏輯模塊的結束地址信號輸入端連接E2PROM讀寫控制邏輯模塊的結束地址信號輸出端,CF卡存儲控制邏輯模塊的扇區號的數據信號輸出端連接E2PROM讀寫控制邏輯模塊的扇區號的數據信號輸入端,E2PROM讀寫控制邏輯模塊的控制信號輸入或輸出端連接E2PROM存儲器的控制信號輸出或輸入端,CF卡存儲控制邏輯模塊的數據信號輸出端連接后端同步FIFO存儲器的數據信號輸入端,后端同步FIFO存儲器的數據信號輸出端連接上傳控制邏輯模塊的數據信號輸入端,上傳控制邏輯模塊的數據信號輸出端連接寫USB異步FIFO存儲器的數據信號輸入端,寫USB異步FIFO存儲器的數據信號輸出端連接USB接口邏輯模塊的數據信號輸入端,USB接口邏輯模塊的控制信號輸入或輸出端連接USB控制芯片的控制信號輸出或輸入端,USB接口邏輯模塊的數據信號輸入或輸出端連接USB控制芯片的控制信號輸出或輸入端,USB接口邏輯模塊的地址信號輸出端連接USB控制芯片的地址信號輸入端,USB接口邏輯模塊的數據信號輸出端連接讀USB異步FIFO存儲器的數據信號輸入端,讀USB異步FIFO存儲器的數據信號輸出端連接主控邏輯模塊的數據信號輸入端。
根據雷達測試中多路數據的實時記錄裝置實現數據實時記錄的方法,它包括以下步驟:
步驟一、每個通訊單元與通訊接口邏輯模塊進行通訊將數據寫入每個同步FIFO存儲器中,由數據處理邏輯模塊監測n路同步FIFO存儲器的數據量,當第m路同步FIFO存儲器數據量率先達到預定值N時,其中,1≤m≤n,m為正整數,先向前端同步FIFO存儲器寫入該路數據的標志符,之后從第m路同步FIFO存儲器中讀取N個數據并寫入前端同步FIFO存儲器中,數據處理邏輯模塊3-3循環監測各路同步FIFO存儲器的數據量,
步驟二、當前端同步FIFO存儲器的滿信號有效時,CF卡通過CF卡存儲控制邏輯模塊讀取來自前端同步FIFO存儲器的數據,當某路通訊結束后,主控邏輯模塊收到該路通訊結束信號,直到各路通訊均結束,主控邏輯模塊向CF卡存儲控制邏輯模塊發出禁止寫信號,禁止CF卡對前端同步FIFO存儲器的讀操作,直到前端同步FIFO存儲器的空信號有效,CF卡釋放控制/地址/數據總線,
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