[發明專利]一種高性能低漏電流功耗異步電路C單元

有效

• 申請號: 201410282551.1
• 申請日: 2014-06-23
• 公開（公告）號: CN104113324B
• 公開（公告）日: 2017-03-15
• 發明（設計）人: 鄔楊波;董恒鋒;范曉慧;楊金龍
• 申請（專利權）人: 寧波大學
• 主分類號: H03K19/0948
• 分類號: H03K19/0948
• 代理公司: 寧波奧圣專利代理事務所(普通合伙)33226
• 代理人: 方小惠

技術領域

本發明涉及一種C單元，尤其是涉及一種高性能低漏功耗異步電路C單元。?

背景技術

隨著集成電路制造工藝的快速發展，現有的集成電路的規模和復雜性日益增大，集成電路的功耗問題也越來越突出，功耗已成為集成電路設計中除速度和面積之外的另一個重要約束。集成電路的低功耗設計技術成為當前集成電路設計領域中一個重要的研究熱點。CMOS數字集成電路的功耗主要由動態功耗、短路功耗和漏電流功耗構成。在0.13μm以上的CMOS工藝中，動態功耗占集成電路總功耗的絕大部分。隨著CMOS工藝的進一步發展，工藝尺寸進入納米數量級，漏電流功耗(漏功耗)在集成電路總功耗中的比重逐步增加，研究表明在90nm工藝下，漏功耗已占到整個電路總功耗的約1/3，參見文獻1：S.G.Narendra?and?A.Chandrakasan,“Leakage?in?nanometer?CMOS?technologies”,Springer,2006.(納倫德拉，尼科利奇，“在納米工藝下的漏功耗”Springer出版社，2006年)。?

在納米級的CMOS集成電路工藝下，MOS器件主要存在三種漏電流：亞閾值漏電流、柵極漏電流、漏源-襯底反偏結電流，其中亞閾值漏電流和柵極漏電流功耗占泄漏功耗中的絕大部分，參見文獻2：Kaushik?Roy,Saibal?Mukhopadhyay,Hanid?Mahmoodi-Meimand,“Leakage?Current?Mechanisms?and?Leakage?Reduction?Techniques?in?Deep-Submicrometer?CMOS?Circuits”,in:Proceedings?of?the?IEEE,Vol.91,No.2,2003.(考希克羅伊，薩巴爾穆霍帕迪亞，漢琳頓穆罕默德“在深亞納米CMOS電路下漏電流原理和減少漏電流技術”在電子電氣工程師協會會刊，2003年91卷，第2期)。根據文獻2中所記載的MOS管亞閾值漏電流的計算公式???????????????????????????????????????????????????Lds=μ0CoxWL(m-1)(VT)2×eVg-VthmvT×(1-e-vDS/vT),]]>V_th表示MOS管的閾值電壓，μ₀表示MOS管的零偏置遷移率，C_ox表示MOS管的柵氧的單位面積電容，表示MOS?管的CMOS寬長比，t_ox表示MOS管的氧化成厚度，W_dm表示MOS管的最大耗盡層寬度，v_T表示MOS管的熱力學電壓，V_g表示MOS管的柵源電壓，v_DS表示MOS管的漏源電壓，我們可以知道：當閾值電壓V_th為低時，電路的亞閾值漏電流為高；當電路處于穩定狀態的時候，I_ds和V_th有關，V_th小導致亞閾值漏電流大。?