[發明專利]數據的處理裝置、方法及控制信號的使能、處理電路

有效

• 申請號: 201410280871.3
• 申請日: 2014-06-20
• 公開（公告）號: CN105448317B
• 公開（公告）日: 2018-03-23
• 發明（設計）人: 李智;姜敏
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 北京康信知識產權代理有限責任公司11240
• 代理人: 吳貴明,張永明

技術領域

本發明涉及通信領域，具體而言，涉及一種數據的處理裝置、方法及控制信號的使能、處理電路。

背景技術

相關技術中，雙接口靜態存儲器(DP SRAM)禁止接口A和接口B同時向相同地址的比特單元寫入數據以防止發生數據重寫。如果接口A和接口B均開放，那么SRAM需要更多的讀操作式電流才能維持從相同地址的比特單元同時讀取數據。在此種讀操作模式下，需要接入兩條甚至更多的位線由此會造成更大的噪音。這樣會降低DP SRAM的讀取速度并且容易引發異常以及限制Vccmin工作。由此可見，如果接口A和接口B同時向相同地址的比特單元寫入數據會引發更大的噪音并且影響比特單元的穩定性。

目前，對于上述問題，相關技術中所提出的解決方案僅是在用戶使用接口A和接口B同時從相同地址的比特單元讀取數據時發出告警，或者，從網絡下載禁止接口A和接口B同時從相同地址的比特單元讀取數據的軟件開發工具包，但是上述解決方案難以有效地控制接口A和接口B同時從相同地址的比特單元讀取數據。

發明內容

本發明提供了一種數據的處理裝置、方法及控制信號的使能、處理電路，以至少解決相關技術中難以有效控制DP SRAM接口A和接口B同時從相同地址的比特單元讀取數據或者在同一時刻接口A和接口B分別向相同地址的比特單元寫入數據和讀取數據的問題。

根據本發明的一個方面，提供了一種數據的處理裝置。

根據本發明實施例的數據的處理裝置包括：處理電路，用于在檢測到第一接口和第二接口同時從相同地址的比特單元讀取數據，或者，檢測到第一接口與第二接口在同一時刻分別對比特單元執行讀取數據操作與寫入數據操作的情況下產生沖突控制信號；控制電路，與處理電路相連接，用于采用沖突控制信號控制第一接口與第二接口在不同時刻從比特單元讀取數據，或者，采用沖突控制信號控制第一接口與第二接口在不同時刻分別對比特單元執行讀取數據操作與寫入數據操作。

優選地，處理電路包括：一個或多個異或門電路和一個或非門電路；每個異或門電路，均用于檢測第一接口與第二接口是否同時從比特單元讀取數據，或者，檢測第一接口與第二接口是否在同一時刻分別對比特單元執行讀取數據操作與寫入數據操作；或非門電路，與一個或多個異或門電路相連接，用于在每個異或門電路均輸出為是時，產生沖突控制信號。

優選地，控制電路包括：第一傳輸門電路，用于對第一接口或第二接口在不同時刻讀取的數據進行傳輸，或者，對第一接口或第二接口在不同時刻讀取的數據或寫入的數據進行傳輸；延時電路，其一端與第一傳輸門電路的一端相連接，其另一端與第二傳輸門電路的一端相連接，用于對除第一傳輸門電路傳輸的數據對應的接口之外的另一個接口讀取或寫入的數據進行延時傳輸，或者對第二傳輸門電路傳輸的數據進行延時處理；第二傳輸門電路，其另一端與第一傳輸門電路的另一端相連接，用于對經過延遲電路進行延時處理后的數據進行傳輸，或者，對從比特單元讀取的數據進行傳輸。

根據本發明的另一方面，提供了一種控制信號的使能電路。

根據本發明實施例的控制信號的使能電路包括：一個或多個輸入端，其中，每個輸入端均包括：第一接口和第二接口，第一接口，用于接收向比特單元寫入的第一數據或者從比特單元讀取第一數據的第一地址信息，第二接口，用于接收向比特單元寫入的第二數據或者從比特單元讀取第二數據的第二地址信息；使能電路，與一個或多個輸入端相連接，用于在檢測到同一時刻比特單元的地址信息與第一地址信息或第二地址信息相同，或者，在檢測到同一時刻第一地址信息與第二地址信息相同的情況下產生沖突控制信號；輸出端，與使能電路相連接，用于輸出沖突控制信號。

優選地，使能電路包括：一個或多個異或門電路和一個或非門電路；每個異或門電路，均用于根據同一時刻比特單元的地址信息與第一地址信息或第二地址信息是否相同檢測第一接口與第二接口是否同時從比特單元讀取數據，或者，根據同一時刻第一地址信息與第二地址信息是否相同檢測第一接口與第二接口是否在同一時刻分別對比特單元執行讀取數據操作與寫入數據操作，其中，一個或多個異或門電路與一個或多個輸入端呈一一對應的關系；或非門電路，與一個或多個異或門電路相連接，用于在每個異或門電路均輸出為是時，產生沖突控制信號。

根據本發明的又一方面，提供了一種控制信號的處理電路。