[發明專利]基于超低K電介質的互連結構的制造方法及制造的產品

有效

• 申請號: 201410275812.7
• 申請日: 2014-06-19
• 公開（公告）號: CN105336665B
• 公開（公告）日: 2019-01-29
• 發明（設計）人: 張海洋;周俊卿
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/311;H01L23/522
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 張東梅

本發明公開了一種基于超低K電介質的互連結構的制造方法及制造的產品。該制造方法對超低K電介質的損壞很小，從而獲得更加堅固的間隙填充開口。該方法包括：在襯底上依次形成超低K電介質層和掩膜層；圖案化所述掩膜層；以圖案化后的掩膜層為掩膜，蝕刻所述超低K電介質層，所述蝕刻包括執行至少一次下述步驟：i)蝕刻所述超低K電介質層，所述蝕刻產生副產品聚合物；ii)向蝕刻室充入所述副產品聚合物，以密封經蝕刻所述超低K電介質層的側壁。

技術領域

本發明涉及半導體制造領域，尤其涉及基于超低K電介質的互連的制造方法及制造的產品。

背景技術

用于形成互連的已知工藝包括“鑲嵌工藝”(damascene process)。在一般的鑲嵌工藝中，使用光刻膠作為掩膜蝕刻電介質層以形成開口，該開口包括通孔和溝槽。然后去除光刻膠，用導電材料填充該開口以便形成用于互連的通孔和跡線。

由于器件密度和連線密度的增加、線寬減小，導致阻容(RC)耦合增大，從而使信號傳輸延時、干擾噪聲增強和功耗增大，這給超大規模集成電路的應用帶來了挑戰。

同時，在生產線的后端采用超低K電介質(Ultra-low-k Dielectrics)作為層間電介質層，可減少半導體芯片上晶體管間連接導線的延誤率，獲得較低的RC延遲。目前的低介電常數(K)材料K值為3.0，而介電常數(K)值不大于2.6的電介質可被稱為超低K電介質。采用超低K電介質無疑有助于芯片整體效能的提高。

圖1A-1G示出了根據現有技術的對超低K電介質層進行蝕刻的過程的剖面示意圖。

如圖1A所示，在半導體襯底100上依次形成超低K電介質層110和金屬硬掩膜層120。如圖1B所示，可通過適當工藝在金屬硬掩膜層120中形成適當的開口。其中這些開口可包括用于在超低K電介質層中形成通孔的第一開口121和用于在超低K電介質層中形成溝槽的第二開口122。在圖1C所示，在超低K電介質層110和金屬硬掩膜層120上形成底部抗反射涂層130和光刻膠層140。然后如圖1D所示，通過已知的光刻和蝕刻工藝，在第一開口121上方的底部抗反射涂層130和光刻膠層140中形成開口以便暴露超低K電介質層110。

然后，如圖1E所示，以光刻膠層140作為掩膜，通過第一開口121，在超低K電介質層中蝕刻部分通孔。然后如圖1F所示，去除光刻膠層140和底部抗反射涂層130。最后如圖1G所示，將圖案化后的金屬硬掩膜層120作為掩膜，蝕刻超低K電介質層110，以在超低K電介質層110中形成通孔121和溝槽122。

通過干法蝕刻工藝蝕刻超低K電介質層一般采用同步脈沖方案，其中第一射頻電源通過耦合線圈在蝕刻腔中形成蝕刻氣體的等離子體，第二射頻電源通過匹配器與半導體晶片相連，為晶片提供-20V至-300V的偏壓。通過同時激發兩個射頻電源，使得朝向半導體晶片的運動的等離子體具有方向性，因而可以獲得較好的各向異性側壁圖形。已經證明這種同步脈沖方案能良好地控制密集和稀疏特征的深度，并且改進線寬粗糙度(LWR)。然而，這種同步脈沖方案的真空超紫外線(VUV)會導致超低K電介質層損壞，并且使后續的間隙填充開口劣化。

因此，需要一種能夠減小對超低K電介質層側壁的損壞的方法，獲得更加堅固的間隙填充開口。

發明內容

本發明的目的是提供一種形成基于超低K電介質的互連的方法，該制造方法對超低K電介質層的損壞很小，從而獲得更加堅固的間隙填充開口。

根據本發明的一個方面，提供一種基于超低K電介質的互連結構的制造方法，包括：在襯底上依次形成超低K電介質層和掩膜層；圖案化所述掩膜層；以圖案化后的掩膜層為掩膜，蝕刻所述超低K電介質層，所述蝕刻包括執行至少一次下述步驟：i)蝕刻所述超低K電介質層，所述蝕刻產生副產品聚合物；ii)向蝕刻室充入所述副產品聚合物，以密封經蝕刻所述超低K電介質層的側壁。

根據本發明的一個方面，在前述方法中，當蝕刻至預定深度時，停止所述蝕刻。