[發明專利]降低系統軟錯誤的方法

有效

• 申請號: 201410270988.3
• 申請日: 2014-06-17
• 公開（公告）號: CN104063289B
• 公開（公告）日: 2018-10-23
• 發明（設計）人: 景蔚亮;陳邦明
• 申請（專利權）人: 上海新儲集成電路有限公司
• 主分類號: G06F11/00
• 分類號: G06F11/00;G06F12/06
• 代理公司: 上海申新律師事務所 31272
• 代理人: 吳俊

本發明公開了一種降低系統軟錯誤的方法，基于一種最后存儲預測技術，將最后一級片上高速緩存中的臟數據在進入空載狀態之初就寫回至下一級內嵌DRAM高速緩存或者片外內存中，或者將DRAM存儲器中的臟數據在進入空載狀態之初就寫回至下一級單層單元NAND固態硬盤中，從而進一步降低系統軟錯誤發生率，提高了數據可靠性與系統穩定性。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種降低系統軟錯誤的方法。

背景技術

目前，越來越高的軟錯誤發生率(soft error rate，簡稱SER)成為現在處理器設計者關心的主要問題之一。由于工藝尺寸的不斷降低導致存儲單元內存儲的電荷越來越少，進而導致片上SRAM(例如高速緩存器cache，快速查找頁表TLB，寄存器文件等)越來越容易發生軟錯誤(soft error)。所謂的“軟錯誤”是指由構成地球低強度背景輻射的核粒子引起的芯片內部電荷貯存狀態的改變，這種改變雖然不會對芯片產生有形損壞，但將產生錯誤數據并造成設備的臨時故障。隨著半導體技術的發展，晶體管的尺寸不斷變小，使得每個晶體管本身對背景輻射的影響更加敏感；同時芯片復雜性的大幅度提高也意味著芯片上某一部分遭受一個軟錯誤的影響的機率大幅提高。這一趨勢在嵌入式SRAM存儲器中更為明顯，而目前，在一個典型芯片上SRAM占晶體管總數的50％以上，并且這個比例在10年后預計會達到90％，此外，隨著嵌入SRAM的數量的增加，一個軟錯誤帶來的嚴重后果的危險程度也在增加。因此排除“軟錯誤”對系統的威脅變得日益重要。

軟錯誤發生率(soft error rate，簡稱SER)與電源電壓相關，電源電壓減小，存儲單元存儲的電荷會降低，因而SER會上升。此外，軟錯誤發生率SER還和面積成正比關系，面積越小，敏感耗盡區的面積也會減小，因而軟錯誤發生率也會降低。如圖1所示的是SRAM結構圖，可以看出，圖中所示位置A處(即中子或α粒子攻擊可能造成軟錯誤的區域)存儲的電荷在受到外界中子或者粒子攻擊就可能會導致電荷狀態發生改變，從而會引起SRAM存儲數據的錯誤。圖2所示的是隨著工藝節點下降和電源電壓下降SRAM軟錯誤發生率的變化趨勢，其中，橫坐標表示工藝節點，縱坐標為FIT，曲線1表示SRAM軟錯誤率的變化趨勢，曲線2表示電源電壓的變化趨勢，可見，工藝尺寸的下降導致敏感面積下降，SER也會隨之降低，其中，90nm工藝時FIT率歸一化為1，而在65nm工藝節點之后，閾值電壓Vdd的下降會進一步導致SER上升。與SRAM類似，DRAM存儲單元也可能會發生存儲電荷狀態改變而產生軟錯誤，例如圖3所示，DRAM存儲單元可能會受到中子或粒子攻擊的區域僅僅為晶體管和電容之間的連接點(即圖中的B處)，在物理版圖上是通過硅通孔實現的。但相比SRAM結構存儲單元來說，DRAM存儲單元發生軟錯誤的概率SER要低于SRAM存儲單元發生軟錯誤的概率，隨著工藝尺寸不斷降低，DRAM和SRAM的這種發生軟錯誤概率的差異會越來越明顯，如圖4所示，其中縱坐標為FIT，橫坐標為設計規則，單位為nm，線3表示SRAM趨勢(SRAM Trend)，線4表示DRAM趨勢(DRAM Trend)，方塊表示DRAM數據(DRAM Data)，三角形表示SRAM數據(SRAMData)，1FIT表示存儲單元存儲的數據每109小時發生一次翻轉。因此現在處理器設計中希望以DRAM來取代SRAM，一方面DRAM比SRAM占用的片上面積要小得多，另一方面就是DRAM發生軟錯誤的概率要低于SRAM發生軟錯誤的概率，進而提高系統的穩定性。

中國專利(公開號：103365731A)公開了一種降低處理器軟錯誤率的方法和系統。包括：預測模型構建步驟，使用機器學習的方法構建預測模型，來預測可以低開銷地降低處理器軟錯誤率的處理器最佳配置；識別程序片段步驟，在程序運行過程中，將程序分成若干連續的程序片段；統計特征獲取步驟，在程序片段初始運行的一小段時間內，獲取程序片段的統計特征；最佳配置預測步驟，將獲取的統計特征輸入預測模型，預測出程序片段相應的處理器最佳配置作為預測結果；調節步驟，根據預測結果，調節處理器部件配置，從而在保持或者提高性能功耗比的情況下，降低處理器的軟錯誤率。該發明通過動態調節處理器部件配置，實現低開銷地降低處理器軟錯誤率的目的。