[發明專利]一種觸發器電路

有效

• 申請號: 201410268742.2
• 申請日: 2014-06-09
• 公開（公告）號: CN104796132B
• 公開（公告）日: 2017-12-22
• 發明（設計）人: 陳祺琦
• 申請（專利權）人: 陳祺琦
• 主分類號: H03K19/094
• 分類號: H03K19/094
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明屬于半導體集成電路(IC)技術領域，涉及實現低功耗的 觸發器電路。

背景技術

隨著集成電路(Integrated Circuit，IC)的集成密度不斷增大和其 時鐘工作頻率的不斷提高，IC的功耗(尤其是動態功耗)越來越受到 關注。尤其對于便攜電子設備來說，其性能與功耗是一個矛盾體，各 大制造廠商在不斷提高電子設備的性能同時努力降低其功耗，以便提 高便攜電子設備的有限電量的使用時間。各種高性能的IC往往因為功 耗過高而在便攜電子設備中的應用受到限制。

觸發器(Flip-Flop)電路是集成電路中的基本功能電路單元，其 在各種集成電路中被廣泛使用。在某些集成電路中，時鐘網絡和觸發 器消耗了超過一半的動態功耗。在傳統的觸發器電路中，鎖存器用傳 輸門(或三態門)結合時鐘信號來進行數據的采集、傳輸和保存，而 這些傳輸門(或三態門)同時需要兩個狀態的時鐘來驅動，因而時鐘 需要用反相器來產生互補的兩相時鐘。從而，無論觸發器的狀態有沒 有發生變化，隨著時鐘的翻轉，電路需要提供大量的功耗來驅動這些 反相器、傳輸門(或三態門)。

因此，降低集成電路中的觸發器電路的功耗將非常有利于降低集 成電路的功耗。

發明內容

本發明的目的在于，降低觸發器的功耗。

為實現以上目的或者其他目的，本發明提供一種觸發器電路，包 括用作主鎖存器的第一鎖存器和用作從鎖存器的第二鎖存器；所述第 一鎖存器和第二鎖存器工作在相同相位的時鐘信號下；

所述第一鎖存器包括第一邏輯模塊、第二邏輯模塊和第三邏輯模 塊；

其中，所述第一邏輯模塊用于可選擇地至少將輸入的數據信號 (D)與所述時鐘信號(CKN)進行“與”邏輯處理，

所述第二邏輯模塊用于至少將所述時鐘信號(CKN)與所述第三 邏輯模塊的輸出信號(S2)進行“或非”邏輯處理，

所述第三邏輯模塊用于可選擇地至少將所述第一邏輯模塊的輸出 信號(S0)與所述第二邏輯模塊的輸出信號(S1)進行“或非”邏輯處 理以輸出至所述第二邏輯模塊；

所述第二鎖存器包括第四邏輯模塊和第五邏輯模塊；

其中，所述第四邏輯模塊用于至少將所述第二邏輯模塊的輸出信 號(S1)和所述第五邏輯模塊的輸出信號(S4)進行“或非”邏輯處理，

所述第五邏輯模塊用于至少將所述時鐘信號(CKN)和所述第四 邏輯模塊的輸出信號(S3)的反相信號(S5)進行“與”邏輯處理。

按照本發明一實施例的觸發器電路，其中，所述第二鎖存器還包 括：用于將所述第四邏輯模塊的輸出信號(S3)進行反相處理的第六 邏輯模塊。

可選地，所述第六邏輯模塊包括兩個并聯設置的第一非門(X5) 和第二非門(X6)，所述第一非門(X5)的輸出端生成用于所述第二 鎖存器內部的所述反相信號(S5)，所述第二非門(X6)的輸出端生 成所述觸發器電路的輸出信號(Q)。

按照本發明又一實施例的觸發器電路，其中，所述第一邏輯模塊 為第一與門(X0)，所述第二邏輯模塊為第一或非門(X1)，所述第 三邏輯模塊為第二或非門(X2)。

可選地，所述第一與門(X0)包括至少用于接收所述數據信號(D) 的第一輸入端、用于接收時鐘信號(CKN)的第二輸入端以及輸出到 第一節點(N0)的輸出端；

所述第一或非門(X1)和第二或非門(X2)分別包括輸出到第二 節點(N1)和第三節點(N2)的輸出端，所述第一或非門(X1)的 第一輸入端接收所述時鐘信號(CKN)，所述第一或非門(X1)的第 二輸入端耦接于所述第三節點(N2)，所述第二或非門(X2)的第一 輸入端和第二輸入端分別耦接于所述第一節點(N0)和第二節點(N1)。

在之前所述任一實施例的觸發器電路，其中，

當時鐘信號處于高電平時，第一鎖存器采集數據信號(D)并將 其反相狀態保存在第三節點(N2)，第二鎖存器則鎖存了該觸 發器電路的輸出信號(Q)的前一個狀態；

當時鐘信號處于低電平時，第一鎖存器將數據信號(D)通過第 二節點(N1)傳輸給第二鎖存器，第二鎖存器將輸出信號(Q)置為 當前的數據信號(D)的狀態。

按照本發明又一實施例的觸發器電路，其中，所述第一鎖存器的 第一邏輯模塊、第二邏輯模塊和第三邏輯模塊至少通過第一與-或-非 邏輯門(241)以及與該第一與-或-非邏輯門(241)連接的第一或-非 邏輯門(242)實現；