[發明專利]一種觸發器電路

有效

• 申請號: 201410268742.2
• 申請日: 2014-06-09
• 公開（公告）號: CN104796132B
• 公開（公告）日: 2017-12-22
• 發明（設計）人: 陳祺琦
• 申請（專利權）人: 陳祺琦
• 主分類號: H03K19/094
• 分類號: H03K19/094
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種觸發器電路，包括用作主鎖存器的第一鎖存器和用作從鎖存器的第二鎖存器；其特征在于，所述第一鎖存器和第二鎖存器工作在相同相位的時鐘信號下；

所述第一鎖存器包括第一邏輯模塊、第二邏輯模塊和第三邏輯模塊；

其中，所述第一邏輯模塊用于可選擇地至少將輸入的數據信號與所述時鐘信號進行“與”邏輯處理，

所述第二邏輯模塊用于至少將所述時鐘信號與所述第三邏輯模塊的輸出信號進行“或非”邏輯處理，

所述第三邏輯模塊用于可選擇地至少將所述第一邏輯模塊的輸出信號與所述第二邏輯模塊的輸出信號進行“或非”邏輯處理以輸出至所述第二邏輯模塊；

所述第二鎖存器包括第四邏輯模塊和第五邏輯模塊；

其中，所述第四邏輯模塊用于至少將所述第二邏輯模塊的輸出信號和所述第五邏輯模塊的輸出信號進行“或非”邏輯處理，

所述第五邏輯模塊用于至少將所述時鐘信號和所述第四邏輯模塊的輸出信號的反相信號進行“與”邏輯處理。

2.如權利要求1所述的觸發器電路，其特征在于，所述第二鎖存器還包括：用于將所述第四邏輯模塊的輸出信號進行反相處理的第六邏輯模塊。

3.如權利要求2所述的觸發器電路，其特征在于，所述第六邏輯模塊包括兩個并聯設置的第一非門和第二非門，所述第一非門的輸出端生成用于所述第二鎖存器內部的所述反相信號，所述第二非門的輸出端生成所述觸發器電路的輸出信號。

4.如權利要求1或2或3所述的觸發器電路，其特征在于，所述第一邏輯模塊為第一與門，所述第二邏輯模塊為第一或非門，所述第三邏輯模塊為第二或非門。

5.如權利要求4所述的觸發器電路，其特征在于，所述第一與門包括至少用于接收所述數據信號的第一輸入端、用于接收時鐘信號的第二輸入端以及輸出到第一節點的輸出端；

所述第一或非門和第二或非門分別包括輸出到第二節點和第三節點的輸出端，所述第一或非門的第一輸入端接收所述時鐘信號，所述第一或非門的第二輸入端耦接于所述第三節點，所述第二或非門的第一輸入端和第二輸入端分別耦接于所述第一節點和第二節點。

6.如權利要求5所述的觸發器電路，其特征在于，

當時鐘信號處于高電平時，第一鎖存器采集數據信號并將其反相狀態保存在第三節點，第二鎖存器則鎖存了該觸發器電路的輸出信號的前一個狀態；

當時鐘信號處于低電平時，第一鎖存器將數據信號通過第二節點傳輸給第二鎖存器，第二鎖存器將輸出信號置為當前的數據信號的狀態。

7.如權利要求1所述的觸發器電路，其特征在于，所述第一鎖存器的第一邏輯模塊、第二邏輯模塊和第三邏輯模塊至少通過第一與-或-非邏輯門以及與該第一與-或-非邏輯門連接的第一或-非邏輯門實現；

所述第二鎖存器的第四邏輯模塊和第五邏輯模塊通過第二與-或-非邏輯門實現。

8.如權利要求7所述的觸發器電路，其特征在于，所述第一與-或-非邏輯門包括第一NMOS晶體管、第二NMOS晶體管、第三NMOS晶體管以及第一PMOS晶體管、第二PMOS晶體管、第三PMOS晶體管；

其中，所述第一PMOS晶體管的柵極定義為第二節點，所述第一PMOS晶體管的漏極定義為第三節點，所述第二PMOS晶體管和第三PMOS晶體管并聯地耦接于電源和第一PMOS晶體管的源極之間，所述第二PMOS晶體管的柵極接入所述數據信號，所述第三PMOS晶體管的柵極接入所述時鐘信號；

其中，所述第一NMOS晶體管耦接于第三節點和地之間，所述第一NMOS晶體管的柵極耦接于所述第二節點，所述第二NMOS晶體管和第三NMOS晶體管串聯地耦接于第三節點和地之間，所述第二NMOS晶體管的柵極接入所述數據信號，所述第三NMOS晶體管的柵極接入所述時鐘信號；

所述第一或-非邏輯門包括第四NMOS晶體管、第五NMOS晶體管以及第四PMOS晶體管、第五PMOS晶體管；

其中，所述第四PMOS晶體管和第五PMOS晶體管串聯地耦接于電源和所述第二節點之間，所述第四PMOS晶體管的柵極接入所述時鐘信號，所述第五PMOS晶體管的柵極耦接于所述第三節點；所述第四NMOS晶體管和第五NMOS晶體管并聯地耦接于所述第二節點和地之間，所述第四NMOS晶體管的柵極接收所述時鐘信號，所述第五NMOS晶體管的柵極耦接于所述第三節點。