[發明專利]在襯底的同一平面上集成多方阻薄膜電阻的工藝技術

在審

• 申請號: 201410264222.4
• 申請日: 2014-06-12
• 公開（公告）號: CN105226019A
• 公開（公告）日: 2016-01-06
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 北京飛宇微電子有限責任公司
• 主分類號: H01L21/782
• 分類號: H01L21/782;H01L21/02
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.在襯底上淀積金屬薄膜，采用光刻工藝，在襯底上制作隱性掩模的工藝技術方案，實現在薄膜集成電路產品的襯底的同一平面上集成多方阻的薄膜電阻及其互聯，其特征包括以下步驟：

A、根據待要集成化的電子線路產品性能要求，選定若干個不同方阻的薄膜電阻材料，對電子線路中的電阻進行多方阻薄膜電阻的集成，在襯底的同一平面上進行布局，設計產品集成的平面化版圖；

B、根據設計的產品平面化版圖，設計并制作不同方阻薄膜電阻的光刻版和相應的不同方阻薄膜電阻的隱性掩模光刻版以及互聯導體光刻版；

C、根據本發明專利說明書中所述的保護型隱性掩模法或隔離型隱性掩模法的工藝流程，在工藝流程的不同階段選用合適的金屬材料作為隱性掩模材料，淀積在襯底上，通過光刻工藝分別制作不同方阻薄膜電阻的隱性掩模；

D、利用隱性掩模的保護或隔離作用，在襯底的同一平面上淀積光刻不同方阻的電阻薄膜；

E、在襯底上淀積金屬導帶薄膜，并光刻互聯導帶及電阻圖形，實現在襯底的同一平面上不同位置集成多方阻薄膜電阻及其互聯。

2.根據權利1所述的在襯底上淀積金屬薄膜，采用光刻工藝在襯底上制作隱性掩模的技術方案，在襯底的同一平面上集成的多方阻薄膜電阻。其膜電阻結構特征是：不同方阻的薄膜電阻均是各個不同方阻的單一電阻材料薄膜，薄膜電阻的引出端電極也均是導帶膜和各個不同方阻單一電阻膜疊加組成。