[發(fā)明專(zhuān)利]一種FinFET及其制造方法、電子裝置有效
| 申請(qǐng)?zhí)枺?/td> | 201410260429.4 | 申請(qǐng)日: | 2014-06-12 |
| 公開(kāi)(公告)號(hào): | CN105244276B | 公開(kāi)(公告)日: | 2018-08-21 |
| 發(fā)明(設(shè)計(jì))人: | 曾以志 | 申請(qǐng)(專(zhuān)利權(quán))人: | 中芯國(guó)際集成電路制造(上海)有限公司 |
| 主分類(lèi)號(hào): | H01L21/336 | 分類(lèi)號(hào): | H01L21/336;H01L29/78 |
| 代理公司: | 北京市磐華律師事務(wù)所 11336 | 代理人: | 董巍;高偉 |
| 地址: | 201203 *** | 國(guó)省代碼: | 上海;31 |
| 權(quán)利要求書(shū): | 查看更多 | 說(shuō)明書(shū): | 查看更多 |
| 摘要: | |||
| 搜索關(guān)鍵詞: | 一種 finfet 及其 制造 方法 電子 裝置 | ||
本發(fā)明提供一種FinFET及其制造方法、電子裝置,所述方法包括:提供半導(dǎo)體襯底,在半導(dǎo)體襯底上形成有鰭片;在鰭片的兩側(cè)和頂部形成包括依次層疊的犧牲柵極介電層和犧牲柵極材料層的偽柵極結(jié)構(gòu);沉積層間介電層,以覆蓋偽柵極結(jié)構(gòu)、鰭片和半導(dǎo)體襯底;研磨層間介電層,直至露出偽柵極結(jié)構(gòu)的頂部;去除偽柵極結(jié)構(gòu)中的犧牲柵極材料層;聯(lián)合實(shí)施干法蝕刻、表面處理和濕法蝕刻去除偽柵極結(jié)構(gòu)中的犧牲柵極介電層。根據(jù)本發(fā)明,可以有效增強(qiáng)對(duì)犧牲柵極介電層的去除的控制精度,避免鰭片表面的損耗。
技術(shù)領(lǐng)域
本發(fā)明涉及半導(dǎo)體制造工藝,具體而言涉及一種FinFET及其制造方法、電子裝置。
背景技術(shù)
隨著半導(dǎo)體技術(shù)的不斷發(fā)展,集成電路性能的提高主要是通過(guò)不斷縮小集成電路器件的尺寸以提高它的速度來(lái)實(shí)現(xiàn)的。目前,由于在追求高器件密度、高性能和低成本中半導(dǎo)體工業(yè)已經(jīng)進(jìn)步到納米技術(shù)工藝節(jié)點(diǎn),半導(dǎo)體器件的制備受到各種物理極限的限制。
隨著CMOS器件尺寸的不斷縮小,來(lái)自制造和設(shè)計(jì)方面的挑戰(zhàn)促使了三維設(shè)計(jì)如鰭片場(chǎng)效應(yīng)晶體管(FinFET)的發(fā)展。相對(duì)于現(xiàn)有的平面晶體管,F(xiàn)inFET是用于22nm及以下工藝節(jié)點(diǎn)的先進(jìn)半導(dǎo)體器件,其可以有效控制器件按比例縮小所導(dǎo)致的難以克服的短溝道效應(yīng),還可以有效提高在襯底上形成的晶體管陣列的密度,同時(shí),F(xiàn)inFET中的柵極環(huán)繞鰭片設(shè)置,因此能從三個(gè)面來(lái)控制靜電效應(yīng),在靜電控制方面的性能也更突出。
現(xiàn)有技術(shù)通常采用以下工藝步驟形成FinFET器件的鰭片:首先,在硅基體上形成掩埋氧化物層以制作絕緣體上硅(SOI)結(jié)構(gòu);接著,在絕緣體上硅結(jié)構(gòu)上形成硅層,其構(gòu)成材料可以是單晶硅或者多晶硅;然后,圖形化硅層,并蝕刻所述經(jīng)圖形化的硅層,以形成鰭片。接下來(lái),在鰭片的兩側(cè)及頂部形成包括自下而上層疊的柵極介電層和柵極材料層的柵極結(jié)構(gòu),并在鰭片的兩端形成鍺硅應(yīng)力層。
如果后續(xù)實(shí)施高k介電層-金屬柵極工藝,則需要先去除柵極結(jié)構(gòu),現(xiàn)有技術(shù)采用一次蝕刻工藝實(shí)施所述去除。對(duì)于具有22nm及以下工藝節(jié)點(diǎn)的FinFET而言,柵極結(jié)構(gòu)中的柵極介電層的厚度很薄,實(shí)施一次蝕刻工藝(包含依次實(shí)施的干法蝕刻和濕法蝕刻)對(duì)于柵極介電層的去除的控制精度很差,導(dǎo)致位于不同鰭片的兩側(cè)及頂部的柵極介電層的去除均一性較差,進(jìn)而造成鰭片表面的損耗。
因此,需要提出一種方法,以解決上述問(wèn)題。
發(fā)明內(nèi)容
針對(duì)現(xiàn)有技術(shù)的不足,本發(fā)明提供一種FinFET的制造方法,包括:提供半導(dǎo)體襯底,在所述半導(dǎo)體襯底上形成有鰭片;在所述鰭片的兩側(cè)和頂部形成包括依次層疊的犧牲柵極介電層和犧牲柵極材料層的偽柵極結(jié)構(gòu);沉積層間介電層,以覆蓋所述偽柵極結(jié)構(gòu)、所述鰭片和所述半導(dǎo)體襯底;研磨層間介電層,直至露出所述偽柵極結(jié)構(gòu)的頂部;去除所述偽柵極結(jié)構(gòu)中的犧牲柵極材料層;聯(lián)合實(shí)施干法蝕刻、表面處理和濕法蝕刻去除所述偽柵極結(jié)構(gòu)中的犧牲柵極介電層。
在一個(gè)示例中,所述干法蝕刻、表面處理和濕法蝕刻的聯(lián)合實(shí)施次序?yàn)椋核龈煞ㄎg刻→所述表面處理→所述干法蝕刻→所述表面處理→所述濕法蝕刻,所述干法蝕刻為SiCoNi蝕刻,所述表面處理的清洗液為溶解有臭氧的去離子水,所述濕法蝕刻的腐蝕液為氫氟酸。
在一個(gè)示例中,所述SiCoNi蝕刻的蝕刻氣體中含有少量氟。
在一個(gè)示例中,采用另一干法蝕刻去除所述犧牲柵極材料層。
在一個(gè)示例中,形成所述偽柵極結(jié)構(gòu)之后沉積所述層間介電層之前,還包括在所述偽柵極結(jié)構(gòu)兩側(cè)露出的所述鰭片上形成鍺硅應(yīng)力層的步驟。
在一個(gè)示例中,采用選擇性外延生長(zhǎng)工藝形成所述鍺硅應(yīng)力層。
在一個(gè)示例中,去除所述犧牲柵極介電層之后,還包括下述步驟:形成高k介電層,以覆蓋所述鰭片;形成金屬柵極,覆蓋所述高k介電層和所述層間介電層;執(zhí)行化學(xué)機(jī)械研磨直至露出所述層間介電層的頂部。
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H01L21-00 專(zhuān)門(mén)適用于制造或處理半導(dǎo)體或固體器件或其部件的方法或設(shè)備
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H01L21-66 .在制造或處理過(guò)程中的測(cè)試或測(cè)量
H01L21-67 .專(zhuān)門(mén)適用于在制造或處理過(guò)程中處理半導(dǎo)體或電固體器件的裝置;專(zhuān)門(mén)適合于在半導(dǎo)體或電固體器件或部件的制造或處理過(guò)程中處理晶片的裝置
H01L21-70 .由在一共用基片內(nèi)或其上形成的多個(gè)固態(tài)組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造
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