[發明專利]基于FPGA的高精度DC碼編碼方法及系統

有效

• 申請號: 201410257992.6
• 申請日: 2014-06-11
• 公開（公告）號: CN103997331B
• 公開（公告）日: 2017-03-22
• 發明（設計）人: 張小倩;黃磊;薛珊珊
• 申請（專利權）人: 四川九洲電器集團有限責任公司
• 主分類號: H03K19/00
• 分類號: H03K19/00;H03M9/00
• 代理公司: 北京萬慧達知識產權代理有限公司11111
• 代理人: 楊穎,張金芝

技術領域

本發明涉及編碼技術領域，具體涉及基于FPGA的高精度DC碼編碼方法及系統。

背景技術

IRIG-B碼是專為時鐘傳輸而制定的一種串行時鐘碼國際標準，同步源每秒鐘輸出一幀含有秒、分、時、當前日期及年份的時鐘信息，其對時較為精確，被廣泛應用于時間信息傳輸系統中。IRIG-B碼分為直流非調制碼(DC碼)和交流調制碼(AC碼)，通常情況下當傳輸距離較遠時采用AC碼，距離較近時采用DC碼。

圖1為IRIG-B碼的DC碼的國際標準格式，如圖1所示，每個碼元寬度為10ms，一個時幀周期包括100個碼元，PR為幀參考點，P0～P9為位置參考點，幀參考點和位置參考點的脈寬為8ms，二進制‘1’和‘0’的脈寬分別為5ms和2ms。DC碼采用的是BCD碼；低位在前，高位在后；個位在前，十位在后。DC編碼就是以秒脈沖(one-pulse-per-second，簡稱PPS)為基準，將系統輸入的各種時間格式轉換成圖1所示的IRIG-B碼的時間格式，以對其它有DC碼輸入接口的系統或設備進行授時。

現有技術中的DC碼編碼實現方法存在如下問題：在進行DC碼編碼的過程中，并未對輸入的PPS脈沖進行雜波判決與過濾，且所采用的編碼時鐘頻率較低，在較低頻率的時鐘基礎上進行編碼的DC碼的精度就較低，從而降低了對后端設備的授時精度。

發明內容

針對現有技術中存在的上述缺陷，本發明所要解決的技術問題是如何實現高精度的DC碼編碼，將編碼精度精確在納米級，提高對后端設備的授時精度。

為解決上述技術問題，一方面，本發明提供一種基于FPGA的高精度的DC碼編碼系統，該系統包括：授時模塊、邏輯模塊和處理模塊；其中，

所述授時模塊用于輸出第一脈沖信號至所述邏輯模塊和所述處理模塊；

所述邏輯模塊用于將接收到的第一脈沖信號進行雜波濾除，得到第二脈沖信號，并將所述第二脈沖信號作為DC碼編碼的時間基準信號和處理模塊開始接收授時信息的中斷信號；

所述處理模塊接收到所述中斷信號后，通過串口開始接收授時信息，并將所述授時信息轉換成并行授時信息發送給邏輯模塊；

所述邏輯模塊以接收到的所述第二脈沖信號的上升沿作為起始標識，將接收到的并行授時信息轉化為串行的DC碼輸出。

優選地，該系統還包括：

PPL鎖相環，用于將外部輸入的10MHz時鐘倍頻得到100MHz時鐘作為系統的時鐘信號。

優選地，所述邏輯模塊進一步包括：雜波濾除模塊和DC編碼模塊；其中，

所述雜波濾除模塊用于對所述第一脈沖信號進行雜波濾除，得到第二脈沖信號，并將所述第二脈沖信號作為DC編碼的時間基準信號和處理模塊接收所述授時信息的中斷信號；

所述DC編碼模塊用于將所述處理模塊輸入的并行授時信息轉換成串行的DC碼輸出。

優選地，所述雜波濾除模塊進一步包括：

第一提取單元，用于提取所述第一脈沖信號的上升沿；

長度保持單元，用于啟動所述第一脈沖信號的長度計數器并保持上一個第一脈沖信號的長度；

判斷單元，用于判斷所述第一脈沖信號長度的有效性；

丟棄保留單元，用于丟棄或者保留所述第一脈沖信號。

優選地，所述處理模塊進一步包括：

初始化模塊，用于初始化系統；

檢測單元，用于檢測所述第一脈沖信號的上升沿；

接收單元，用于打開與授時模塊間的串口開始接收所述授時信息；

第一轉換單元，用于對所述授時信息進行串并轉換及校正得到并行授時信息；

第一輸出單元，用于輸出所述并行授時信息至所述DC編碼模塊。

優選地，所述DC編碼模塊進一步包括：

第二轉換單元，用于轉換所述并行授時信息的格式；

第二提取單元，用于提取所述第一脈沖信號上升沿；

第三轉換單元，用于啟動碼元寬度和碼元個數計數器，根據DC編碼規則將所述并行授時信息轉換成DC編碼輸出；

第二輸出單元，設置所述第一脈沖信號的占空比并延時一個時鐘周期輸出。

另一方面，本發明還同時提供一種基于FPGA的高精度的DC碼編碼方法，該方法基于上述系統，所述系統包括：授時模塊、邏輯模塊和處理模塊，該方法包括：

所述授時模塊輸出第一脈沖信號至所述邏輯模塊和所述處理模塊；