[發(fā)明專利]基于FPGA的高精度DC碼編碼方法及系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201410257992.6
• 申請(qǐng)日: 2014-06-11
• 公開（公告）號(hào): CN103997331B
• 公開（公告）日: 2017-03-22
• 發(fā)明（設(shè)計(jì)）人: 張小倩;黃磊;薛珊珊
• 申請(qǐng)（專利權(quán)）人: 四川九洲電器集團(tuán)有限責(zé)任公司
• 主分類號(hào): H03K19/00
• 分類號(hào): H03K19/00;H03M9/00
• 代理公司: 北京萬慧達(dá)知識(shí)產(chǎn)權(quán)代理有限公司11111
• 代理人: 楊穎,張金芝

1.一種基于FPGA的高精度DC碼編碼系統(tǒng)，其特征在于，包括：授時(shí)模塊、邏輯模塊和處理模塊；其中，

所述授時(shí)模塊用于輸出第一脈沖信號(hào)至所述邏輯模塊和所述處理模塊；

所述邏輯模塊用于將接收到的第一脈沖信號(hào)進(jìn)行雜波濾除，得到第二脈沖信號(hào)，并將所述第二脈沖信號(hào)作為DC碼編碼的時(shí)間基準(zhǔn)信號(hào)和處理模塊開始接收授時(shí)信息的中斷信號(hào)；

所述處理模塊接收到所述中斷信號(hào)后，通過串口開始接收授時(shí)信息，并將所述授時(shí)信息轉(zhuǎn)換成并行授時(shí)信息發(fā)送給邏輯模塊；

所述邏輯模塊以接收到的所述第二脈沖信號(hào)的上升沿作為起始標(biāo)識(shí)，將接收到的并行授時(shí)信息轉(zhuǎn)化為串行的DC碼輸出。

2.如權(quán)利要求1所述的系統(tǒng)，其特征在于，還包括：

PPL鎖相環(huán)，用于將外部輸入的10MHz時(shí)鐘倍頻得到100MHz時(shí)鐘作為系統(tǒng)的時(shí)鐘信號(hào)。

3.如權(quán)利要求2所述的系統(tǒng)，其特征在于，所述邏輯模塊進(jìn)一步包括：雜波濾除模塊和DC編碼模塊；其中，

所述雜波濾除模塊用于對(duì)所述第一脈沖信號(hào)進(jìn)行雜波濾除，得到第二脈沖信號(hào)，并將所述第二脈沖信號(hào)作為DC編碼的時(shí)間基準(zhǔn)信號(hào)和處理模塊接收所述授時(shí)信息的中斷信號(hào)；

所述DC編碼模塊用于將所述處理模塊輸入的并行授時(shí)信息轉(zhuǎn)換成串行的DC碼輸出。

4.如權(quán)利要求3所述的系統(tǒng)，其特征在于，所述雜波濾除模塊進(jìn)一步包括：

第一提取單元，用于提取所述第一脈沖信號(hào)的上升沿；

長(zhǎng)度保持單元，用于啟動(dòng)所述第一脈沖信號(hào)的長(zhǎng)度計(jì)數(shù)器并保持上一個(gè)第一脈沖信號(hào)的長(zhǎng)度；

判斷單元，用于判斷所述第一脈沖信號(hào)長(zhǎng)度的有效性；

丟棄保留單元，用于丟棄或者保留所述第一脈沖信號(hào)。

5.如權(quán)利要求4所述的系統(tǒng)，其特征在于，所述處理模塊進(jìn)一步包括：

初始化模塊，用于初始化系統(tǒng)；

檢測(cè)單元，用于檢測(cè)所述第一脈沖信號(hào)的上升沿；

接收單元，用于打開與授時(shí)模塊間的串口開始接收所述授時(shí)信息；

第一轉(zhuǎn)換單元，用于對(duì)所述授時(shí)信息進(jìn)行串并轉(zhuǎn)換及校正得到并行授時(shí)信息；

第一輸出單元，用于輸出所述并行授時(shí)信息至所述DC編碼模塊。

6.如權(quán)利要求5所述的系統(tǒng)，其特征在于，所述DC編碼模塊進(jìn)一步包括：

第二轉(zhuǎn)換單元，用于轉(zhuǎn)換所述并行授時(shí)信息的格式；

第二提取單元，用于提取所述第一脈沖信號(hào)上升沿；

第三轉(zhuǎn)換單元，用于啟動(dòng)碼元寬度和碼元個(gè)數(shù)計(jì)數(shù)器，根據(jù)DC編碼規(guī)則將所述并行授時(shí)信息轉(zhuǎn)換成DC編碼輸出；

第二輸出單元，設(shè)置所述第一脈沖信號(hào)的占空比并延時(shí)一個(gè)時(shí)鐘周期輸出。

7.一種基于FPGA的高精度DC碼編碼方法，其特征在于，所述方法基于上述系統(tǒng)，所述系統(tǒng)包括：授時(shí)模塊、邏輯模塊和處理模塊，該方法包括：

所述授時(shí)模塊輸出第一脈沖信號(hào)至所述邏輯模塊和所述處理模塊；

所述邏輯模塊將接收到的第一脈沖信號(hào)進(jìn)行雜波濾除，得到第二脈沖信號(hào)，并將所述第二脈沖信號(hào)作為DC碼編碼的時(shí)間基準(zhǔn)信號(hào)和處理模塊開始接收授時(shí)信息的中斷信號(hào)；

所述處理模塊接收到所述中斷信號(hào)后，通過串口開始接收授時(shí)信息，并將所述授時(shí)信息轉(zhuǎn)換成并行授時(shí)信息發(fā)送給邏輯模塊；

所述邏輯模塊以接收到的所述第二脈沖信號(hào)的上升沿作為起始標(biāo)識(shí)，將接收到的并行授時(shí)信息轉(zhuǎn)化為串行的DC碼輸出。

8.如權(quán)利要求7所述的方法，其特征在于，所述方法還包括：

將外部輸入的10MHz時(shí)鐘倍頻得到100MHz時(shí)鐘作為系統(tǒng)的時(shí)鐘信號(hào)。

9.如權(quán)利要求7所述的方法，其特征在于，所述邏輯模塊將接收到的第一脈沖信號(hào)進(jìn)行雜波濾除具體包括：

提取所述第一脈沖信號(hào)的上升沿；

啟動(dòng)所述第一脈沖信號(hào)的長(zhǎng)度計(jì)數(shù)器并保持上一個(gè)第一脈沖信號(hào)的長(zhǎng)度；

判斷所述第一脈沖信號(hào)長(zhǎng)度的是否有效，若是，則保留所述第一脈沖信號(hào)，若否，則丟棄所述第一脈沖信號(hào)。

10.如權(quán)利要求7所述的方法，其特征在于，所述處理模塊接收到所述中斷信號(hào)后，通過串口開始接收授時(shí)信息，并將所述授時(shí)信息轉(zhuǎn)換成并行授時(shí)信息發(fā)送給邏輯模塊具體包括：

初始化系統(tǒng)；

檢測(cè)所述第一脈沖信號(hào)的上升沿；

打開與授時(shí)模塊間的串口開始接收所述授時(shí)信息；

對(duì)所述授時(shí)信息進(jìn)行串并轉(zhuǎn)換及校正得到并行授時(shí)信息；

輸出所述并行授時(shí)信息至所述邏輯模塊。