[發(fā)明專(zhuān)利]一種低成本的大功率電子器件封裝工藝

有效

• 申請(qǐng)?zhí)枺?/td>: 201410257016.0
• 申請(qǐng)日: 2014-06-11
• 公開(kāi)（公告）號(hào): CN104078369B
• 公開(kāi)（公告）日: 2017-01-04
• 發(fā)明（設(shè)計(jì)）人: 馬文珍;張耀輝;曾大杰;彭虎
• 申請(qǐng)（專(zhuān)利權(quán)）人: 昆山華太電子技術(shù)有限公司
• 主分類(lèi)號(hào): H01L21/50
• 分類(lèi)號(hào): H01L21/50;H01L21/60
• 代理公司: 蘇州創(chuàng)元專(zhuān)利商標(biāo)事務(wù)所有限公司32103
• 代理人: 范晴

1.一種低成本大功率電子器件封裝工藝，其特征在于：準(zhǔn)備好封裝大功率電子器件的芯片和法蘭，在芯片背面制作厚金層或者金錫層，在法蘭表面先鍍鎳層，再鍍薄金層，芯片和法蘭之間通過(guò)金硅共晶焊或者金錫共晶焊貼片。

2.根據(jù)權(quán)利要求1所述的封裝工藝，其特征在于：所述芯片背面制備的厚金層厚度在1um-6um之間。

3.根據(jù)權(quán)利要求1所述的封裝工藝，其特征在于：所述芯片背面制備的金錫層厚度在1um-6um之間。

4.根據(jù)權(quán)利要求1所述的封裝工藝，其特征在于：所述法蘭表面所鍍的鎳層厚度在2um-15um之間。

5.根據(jù)權(quán)利要求1所述的封裝工藝，其特征在于：所述法蘭上所鍍薄金層厚度在25nm-1um之間。

6.根據(jù)權(quán)利要求1所述的封裝工藝，其特征在于：所述芯片包括硅基芯片、氮化鎵芯片和砷化鎵芯片。

7.根據(jù)權(quán)利要求1所述的封裝工藝，其特征在于：所述大功率電子器件包括LDMOS器件、IGBT器件、VDMOS器件、HBT器件、MESFET器件、LED和半導(dǎo)體激光器。

8.根據(jù)權(quán)利要求1所述的封裝工藝，其特征在于：所述芯片背面制備厚金層或者金錫層的封裝工藝采用陶瓷封裝形式、塑料封裝形式或微組裝封裝形式。

9.根據(jù)權(quán)利要求2所述的封裝工藝，其特征在于：芯片背面厚金層采用電子束蒸發(fā)、PVD、CVD、磁控濺射、電鍍或者化學(xué)鍍工藝制備。

10.根據(jù)權(quán)利3要求所述的封裝工藝，其特征在于：所述芯片背面金錫層為金層和錫層交替制備。

11.根據(jù)權(quán)利要求10所述的封裝工藝，其特征在于：在制備金錫層過(guò)程中的金層采用電子束蒸發(fā)、PVD、CVD、磁控濺射、電鍍或者化學(xué)鍍工藝制備。

12.根據(jù)權(quán)利要求10所述的封裝工藝，其特征在于：在制備金錫層過(guò)程中的錫層采用電子束蒸發(fā)、PVD、CVD、磁控濺射、電鍍或者化學(xué)鍍工藝制備。

13.根據(jù)權(quán)利要求10所述的封裝工藝，其特征在于：所述芯片背面金錫層中每一層金層厚度在25nm-1um之間。

14.根據(jù)權(quán)利要求10所述的封裝工藝，其特征在于：所述芯片背面金錫層中每一層錫層厚度在25nm-0.5um之間。

15.根據(jù)權(quán)利要求10所述的封裝工藝，其特征在于：所述芯片背面金錫層中的金層和錫層總層數(shù)在4-20層之間。

16.根據(jù)權(quán)利要求3所述的封裝工藝，其特征在于：所述法蘭表面的鎳層采用電鍍或者化學(xué)鍍工藝制備。

17.根據(jù)權(quán)利要求4所述的封裝工藝，其特征在于：所述法蘭表面的金層采用電鍍或者化學(xué)鍍工藝制備。