[發明專利]一種低成本的大功率電子器件封裝工藝

有效

• 申請號: 201410257016.0
• 申請日: 2014-06-11
• 公開（公告）號: CN104078369B
• 公開（公告）日: 2017-01-04
• 發明（設計）人: 馬文珍;張耀輝;曾大杰;彭虎
• 申請（專利權）人: 昆山華太電子技術有限公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L21/60
• 代理公司: 蘇州創元專利商標事務所有限公司32103
• 代理人: 范晴

技術領域

本發明涉及大功率電子器件的封裝工藝領域，具體指一種低成本的大功率器件封裝工藝。

背景技術

大功率電子器件散熱要求比較高，芯片貼在法蘭上，要保證芯片和法蘭之間的熱界面層中空洞盡可能的小，金硅共晶焊和金錫共晶焊是目前最好的芯片貼片方式。目前金硅共晶焊主要采用法蘭上鍍的厚金層和芯片本身的硅在共晶溫度363℃以上形成金硅合金，達到良好的貼片效果。金錫共晶焊主要采用涂覆金錫焊膏或者金錫預成型焊片的方法實現芯片的焊接。金硅共晶焊工藝要求法蘭表面鍍金層厚度在2um以上，以保證金硅共晶焊的質量，因此法蘭鍍金成本較高。金錫預成型焊片價格比較高，涂覆焊膏的工序又比較麻煩，而且熱界面焊接層空洞率會比較高。目前的金硅共晶焊和金錫共晶焊工藝都決定了器件封裝成本較高，行業需要一種低成本的新的封裝工藝。

發明內容

本發明目的是：提供一種低成本的大功率電子器件封裝工藝。

本發明的技術方案是：

一種低成本大功率電子器件封裝工藝，包括步驟：準備好封裝大功率電子器件的芯片和法蘭，在芯片背面制作厚金層或者金錫層，在法蘭表面先鍍鎳層，再鍍薄金層，芯片和法蘭之間通過金硅共晶焊或者金錫共晶焊貼片。

所述芯片背面制備的厚金層或金錫層厚度在1um-6um之間。

所述法蘭表面所鍍的鎳層厚度在2um-15um之間。

所述法蘭上所鍍薄金層厚度在25nm-1um之間。

所述芯片包括硅基芯片、氮化鎵芯片和砷化鎵芯片。

所述大功率電子器件包括LDMOS（橫向雙擴散金屬氧化物半導體場效應晶體管）器件、IGBT（絕緣柵雙極型晶體管）、VDMOS（垂直雙擴散金屬氧化物半導體場效應晶體管）、HBT（異質結雙極型晶體管）器件、MESFET（金屬半導體場效應晶體管）器件、LED（發光二極管）和半導體激光器中的一種。

所述芯片背面制備厚金層或者金錫層的封裝工藝采用陶瓷封裝形式、塑料封裝形式或微組裝封裝形式。

芯片背面厚金層采用電子束蒸發、PVD、CVD、磁控濺射、電鍍或者化學鍍工藝制備。

所述芯片背面金錫層為金層和錫層交替制備。

在制備金錫層過程中的金層采用電子束蒸發、PVD、CVD、磁控濺射、電鍍或者化學鍍工藝制備。

在制備金錫層過程中的錫層采用電子束蒸發、PVD、CVD、磁控濺射、電鍍或者化學鍍工藝制備。

所述芯片背面金錫層中每一層金層厚度在25nm-1um之間。

所述芯片背面金錫層中每一層錫層厚度在25nm-0.5um之間。

所述芯片背面金錫層中的金層和錫層總層數在4-20層之間。

所述法蘭表面的鎳層采用電鍍或者化學鍍工藝制備。

所述法蘭表面的金層采用電鍍或者化學鍍工藝制備。

本發明的優點是：本發明所述的低成本大功率電子器件封裝工藝在芯片背面制備厚金層或者金錫層，在法蘭表面鍍薄金，既可以達到良好的金硅共晶焊和金錫共晶焊效果，減小芯片和法蘭之間熱界面層的空洞率，保證芯片的散熱效率，又可以大幅度的降低封裝工藝中的鍍金成本，并減少工序。

附圖說明

下面結合附圖及實施例對本發明作進一步描述：

圖1為本發明所述的芯片在法蘭上貼片的俯視圖；

圖2為本發明所述的芯片在法蘭上貼片的剖視圖。

其中：001、芯片；002法蘭；003、法蘭表面鍍鎳層；004、法蘭表面薄金層；005、厚金層或者金錫層。

具體實施方式

實施例：

如圖1所示，芯片001貼在法蘭002的表面，采用的是焊接層空洞率低的金硅共晶焊或者金錫共晶焊工藝。

如圖2所示，在芯片001背面制備厚金層或者金錫層005，厚金層或者金錫層005的厚度在在1um-6um之間，法蘭002表面鍍鎳層003,?鍍鎳層003厚度在2um-15um之間，在鍍鎳層003上鍍薄金層004,?薄金層004厚度在25nm-1um之間。當法蘭溫度超過金硅合金或者金錫合金的熔點，芯片001和法蘭002中間形成金硅合金或者金錫合金，牢牢焊接在一起，達到金硅共晶焊或者金錫共晶焊的效果。