[發明專利]一種確定SRAM電性能目標的仿真方法

有效

• 申請號: 201410255400.7
• 申請日: 2014-06-10
• 公開（公告）號: CN105335535B
• 公開（公告）日: 2018-11-16
• 發明（設計）人: 李煜;王媛;王穎倩;王楠
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種確定SRAM電性能目標的仿真方法，包括：定義SRAM的電性能目標值作為所述仿真模擬的初始參數，將所述初始參數輸入仿真軟件；在至少三種極限情況下進行仿真模擬，以分別獲得讀取靜態噪聲容限、動態寫容限和動態讀出電流的正態分布；從所述正態分布分別獲得所述讀取靜態噪聲容限、動態寫容限和讀出電流的平均值和西格瑪值；在所述讀取靜態噪聲容限、動態寫容限和讀出電流的3個西格瑪中選擇最小的西格瑪值，查良率和西格瑪值表格，獲得所述SRAM的仿真良率數據；將所述仿真良率數據與良率標準進行比對，判斷所述良率數據是否大于或等于良率標準；是，則仿真模擬結束。根據本發明的方法，可正確預測SRAM的良率臨界點，定義SRAM晶體管的電性能目標。

技術領域

本發明涉及集成電路技術領域，尤其涉及一種確定SRAM電性能目標的仿真方法。

背景技術

隨著數字集成電路的不斷發展，SRAM(Static Random Access Memory，靜態隨機存取存儲器)以其低功耗、高速的優點成為片上存儲器中不可或缺的重要組成部分。SRAM存儲單元的性能直接影響SoC片上系統的良率。

隨著芯片的工藝尺寸越來越小,集成度越來越高,SRAM器件工藝偏差在生產中的影響也日益明顯，很小的工藝波動都可能導致電路的功能發生錯誤或良率降低等問題。SRAM的良率窗口很窄，定義SRAM的電性能目標對于良率的評估是至關重要的一個環節，SRAM的電性能目標包括：典型目標，全局波動和局部波動。其中，局部波動包括：隨機摻雜波動引起的閾值電壓Vth發生變化，還有光刻過程中線邊緣粗糙度引起的尺寸變化。

一般通過執行硅片工藝角(Corner)劃分來確定典型目標，全局波動和局部波動。這種方法的缺點是學習周期長和成本高，沒有對良率或良率窗口的預測能力。

因此，有必要提出一種新的技術方案，以解決上述存在的問題。

發明內容

針對現有技術的不足，本發明提供一種確定SRAM電性能目標的仿真方法，包括：

步驟S101，定義SRAM的電性能目標值作為所述仿真模擬的初始參數，將所述初始參數輸入仿真軟件；

步驟S102，在至少三種極限條件下進行仿真模擬，以分別獲得讀取靜態噪聲容限、動態寫容限和動態讀出電流的正態分布；

步驟S103，從所述正態分布分別獲得所述讀取靜態噪聲容限、動態寫容限和讀出電流的平均值和西格瑪值；

步驟S104，在所述讀取靜態噪聲容限、動態寫容限和讀出電流的3個西格瑪中選擇最小的西格瑪值，查良率和西格瑪值表格，獲得所述SRAM的仿真良率數據；

步驟S105，將所述仿真良率數據與良率標準進行比對，判斷所述良率數據是否大于或等于良率標準；

如果是，則進行步驟S106，仿真模擬結束。

進一步，所述電性能目標值包括Vt/Idsat的目標值和器件局部失配條件。

進一步，如果所述仿真良率數據小于所述良率標準，則返回重新優化所述電性能目標值后，重復執行所述步驟S102、步驟S103、步驟S104、步驟S105和步驟S106。

進一步，所述仿真軟件為Hspice。

進一步，所述仿真模擬為蒙特卡羅頻率大于10000或者高西格瑪的蒙特卡羅仿真模擬。

進一步，所述三種極限條件包括：

在快NMOS慢PMOS，T＝125℃的條件下，進行讀功能操作的仿真；

在慢NMOS快PMOS，T＝-40℃的條件下，進行寫功能操作的仿真；

在慢NMOS慢PMOS，T＝125℃的條件下，進行動態讀功能操作的仿真。