[發明專利]一種溝槽型MOS晶體管的制造方法無效
| 申請號: | 201410252719.4 | 申請日: | 2014-06-09 |
| 公開(公告)號: | CN104022041A | 公開(公告)日: | 2014-09-03 |
| 發明(設計)人: | 劉偉;苗躍;王鵬飛;龔軼 | 申請(專利權)人: | 蘇州東微半導體有限公司 |
| 主分類號: | H01L21/336 | 分類號: | H01L21/336;H01L21/265 |
| 代理公司: | 南京經緯專利商標代理有限公司 32200 | 代理人: | 吳樹山 |
| 地址: | 215021 江蘇省蘇州市工業園區*** | 國省代碼: | 江蘇;32 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 溝槽 mos 晶體管 制造 方法 | ||
技術領域
本發明屬于半導體功率器件制造技術領域,特別是涉及一種溝槽型MOS晶體管的制造方法。
背景技術
隨著現代微電子技術的不斷深入發展,功率MOS晶體管以其輸入阻抗高、低損耗、開關速度快、無二次擊穿、安全工作區寬、動態性能好、易與前極耦合實現大電流化、轉換效率高等優點,逐漸替代雙極型器件成為當今功率器件發展的主流。公知的功率器件主要有平面擴散型MOS晶體管和溝槽型MOS晶體管等類型。以溝槽型MOS晶體管為例,該器件因采用了垂直溝道型結構,其面積比平面擴散型MOS晶體管要小很多,所以其電流密度有很大的提高。
溝槽型MOS晶體管的制造方法是:如圖1所示,首先在該器件內形成U形凹槽,然后在該U形凹槽的表面形成厚場氧化層101,接著淀積多晶硅犧牲介質層102并對多晶硅犧牲介質層進行刻蝕,使得刻蝕后的多晶硅犧牲介質層102僅保留在U形凹槽的特定深度內,之后刻蝕掉外露的厚的場氧化層,再在刻蝕掉的厚場氧化層處氧化形成一層薄柵氧化層103,在形成薄柵氧化層103過程中,會同時在多晶硅犧牲介質層的表面形成氧化層;接下來,再如圖2所示,通過各向異性的刻蝕方法,刻蝕掉多晶硅犧牲介質層102表面的氧化層,并繼續刻蝕掉多晶硅犧牲介質層102,然后刻蝕掉薄柵氧化層103,再重新進行柵氧化層104的氧化和多晶硅柵極105的淀積;最后形成源區與源極金屬接觸。
在所述溝槽型MOS晶體管的制造方法中,在進行薄柵氧化層103氧化的同時,會在多晶硅犧牲介質層表面形成氧化層,從而阻斷了多晶硅犧牲介質層102與外部電極的連接,為不影響這種連接,需要通過刻蝕掉多晶硅犧牲介質層表面的氧化層,但在進行該刻蝕時又會對薄柵氧化層103造成損傷,因此需要同時刻蝕掉多晶硅犧牲介質層102和柵氧化層103,再重新進行柵氧化層的氧化和多晶硅柵極的淀積,這就使得該器件的制造工藝十分復雜,不僅制造成本高,而且降低了該器件的成品率。如何克服現有技術的不足已成為當今半導體功率器件制造技術領域中研究的熱點之一。
發明內容
本發明的目的是為克服現有技術的不足而提供一種溝槽型MOS晶體管的制造方法,本發明采用高摻雜濃度的氮離子摻雜來抑制氧化層的生長,能夠簡化溝槽型MOS晶體管的制造工藝,降低溝槽型MOS晶體管的制造成本和提高其成品率。
根據本發明提出的一種溝槽型MOS晶體管的制造方法,其具體步驟包括:
(1)在第一種摻雜類型的半導體襯底內進行溝道離子注入,形成第二種摻雜類型的溝道摻雜區;
(2)在所述半導體襯底的表面形成硬掩膜層;
(3)采用光刻和刻蝕方法,在所述半導體襯底內形成U形凹槽;
其特征在于還包括:
(4)通過傾斜的離子注入方法在暴露出的溝道摻雜區表面進行氮離子摻雜;
(5)在所述U形凹槽的表面氧化形成第一層絕緣薄膜;
(6)淀積第一層導電薄膜并對該所述第一層導電薄膜進行刻蝕,刻蝕后的所述第一層導電薄膜低于所述半導體襯底的表面;
(7)淀積第二層絕緣薄膜并對該第二層絕緣薄膜進行刻蝕,刻蝕后的所述第二層絕緣薄膜低于所述硬掩膜層的表面;
(8)刻蝕掉硬掩膜層;
(9)進行離子注入,在所述半導體襯底內所述溝道摻雜區的頂部形成第一種摻雜類型的源區;
(10)進行光刻,暴露出部分所述第一種摻雜類型的源區;
(11)以光刻膠為掩模對暴露出的部分所述第一種摻雜類型的源區進行刻蝕,之后沿著該暴露處進行第二種摻雜類型的離子注入,在所述半導體襯底內形成與外部金屬接觸的溝道摻雜區的高摻雜濃度的摻雜區;
(12)去除光刻膠后淀積金屬層,形成與所述源區和溝道摻雜區接觸的源極金屬。
本發明進一步的優選方案在于:
本發明步驟(1)和步驟(10)所述第一種摻雜類型為n型摻雜,則步驟(1)和步驟(11)所述第二種摻雜類型為p型摻雜。
本發明步驟(1)和步驟(10)所述第一種摻雜類型為p型摻雜,則步驟(1)和步驟(11)所述第二種摻雜類型為n型摻雜。
本發明步驟(5)所述第一層絕緣薄膜的材質為氧化硅。
本發明步驟(7)所述第二層絕緣薄膜的材質為氧化硅或為氮化硅,其厚度為50~500納米。
本發明步驟(6)所述第一層導電薄膜的材質為摻雜的多晶硅或者為金屬導電材料。
本發明步驟(1)所述第二種摻雜類型的溝道摻雜區可在步驟(8)所述硬掩膜層被刻蝕掉后,通過離子注入方法在所述半導體襯底內形成。
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