[發明專利]一種減小阻抗突變的封裝引腳區域布線方法

在審

• 申請號: 201410251991.0
• 申請日: 2014-06-10
• 公開（公告）號: CN103995942A
• 公開（公告）日: 2014-08-20
• 發明（設計）人: 王素華;胡倩倩
• 申請（專利權）人: 浪潮電子信息產業股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 濟南信達專利事務所有限公司 37100
• 代理人: 姜明

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技術領域

本發明涉及電子領域、PCB?LAYOUT設計及仿真領域，具體地說是一種減小阻抗突變的封裝引腳區域布線方法。

背景技術

隨著信號的傳輸速度越來越快，SMI總線高達3.2Gbps，未來DDR4更會高達4.2Gpbs。伴隨著信號速率的提高，高速信號對多板傳輸鏈路上的各種要素也提出了更高的性能要求。對信號完整性的影響因素如阻抗突變、串擾、導體損耗、材料損耗等要求更為嚴格，需要在每個因素上盡量做到最優，為系統設計留出更多的余量。

信號質量在信號有效傳輸中所占的位置越來越重要，對于信號質量的設計原則是信號經過互連線時所感受到的阻抗應相同。任何一段互連線，無論線長和形狀如何，也不論信號的上升時間如何，都是一個由信號路徑和返回路徑構成的傳輸線。一個信號在沿著互連線前進的每一步中，都會感受到一個瞬態阻抗。如果瞬態阻抗為常數，就像傳輸線具有均有的橫截面一樣，則其信號質量會獲得奇跡般的改善。

一般芯片間及板間互連的總線，互連傳輸線需要進入芯片引腳區域，或者為了板級互聯，進入連接器引腳區域。因為芯片引腳區域及連接器引腳區域空間狹小，為了保證生產工藝，以及使用盡可能少的布線層面，需要在進入此狹窄區域前將傳輸線物理寬度變細，這樣會改變傳輸線阻抗，帶來阻抗突變的問題，這對于高速信號有效傳輸的影響是巨大的。

發明內容

針對目前技術存在的不足之處，本發明提出了一種減小阻抗突變的封裝引腳區域布線方法。

本發明所述一種減小阻抗突變的封裝引腳區域布線方法，解決上述技術問題采用的技術方案如下：該減小阻抗突變的封裝引腳區域布線方法，在板卡的BGA區域中，互聯傳輸線采用寬度變換的布線方式，在BGA過孔區域中互聯傳輸線采用較窄的傳輸線進行布線，即在過孔之間互聯傳輸線采用較窄的傳輸線，在BGA過孔區域之外的其他BGA區域，互聯傳輸線采用較寬的傳輸線進行布線；這樣既能避免互聯傳輸線經過BGA過孔區域時與過孔間距過小的現象，又能減小由于互聯傳輸線過窄引起阻抗突變的問題，使得阻抗曲線更為平滑，減小了對傳輸信息質量的影響。

本發明所述一種減小阻抗突變的封裝引腳區域布線方法具有的有益效果：

所述減小阻抗突變的封裝引腳區域布線方法，在板卡的BGA區域中，互聯傳輸線采用寬度變換的布線方式，既能避免互聯傳輸線經過BGA過孔區域時與過孔間距過小的現象，又能減小由于互聯傳輸線過窄引起阻抗突變的問題，使得阻抗曲線更為平滑，減小了對傳輸信息質量的影響，對高速傳輸線保證傳輸信號的問題上有很大的改善作用及指導意義，具有良好的實際使用價值和市場競爭力。

附圖說明

附圖1為芯片A到芯片B的總線拓撲結構示意圖；

附圖2為6Mil傳輸線經過BGA區域的示意圖；

附圖3為3.5Mil傳輸線經過BGA區域的示意圖；

附圖4為傳輸線寬度變換的布線方式示意圖；

附圖5為3.5Mil傳輸線與寬度變換傳輸線兩種布線方式阻抗突變的比較圖。

具體實施方式

為使本發明的目的、技術方案和優點更加清楚明白，下文中將結合附圖對本發明的一種減小阻抗突變的封裝引腳區域布線方法進行詳細說明。

在服務器系統的板卡上,互聯傳輸線的路徑上有封裝焊盤、過孔、傳輸線物理結構改變等影響傳輸線阻抗的因素。在一個互聯系統中含有芯片A和芯片B，附圖1為芯片A到芯片B的總線拓撲結構示意圖，如附圖1所示，由芯片A到芯片B，通過高速單端總線互聯。由于BGA區域換層過孔密布，使用焊盤為20Mil，鉆孔為10Mil的過孔，過孔間距為11.5Mil，因此互聯傳輸線在經過BGA過孔區域時需要特別設置，穿過過孔之間時互聯傳輸線設置在過孔之間的中間位置，并且互聯傳輸線不能采用較寬的傳輸線，否則較寬的傳輸線與過孔間隙過小，如此小的傳輸線到過孔距離不滿足現有的加工工藝，同時傳輸線容易連接到過孔引腳增加產品不良率；互聯傳輸線也不能采用較窄的傳輸線，若采用較窄的傳輸線，能保證傳輸線與過孔之間的理想合適的間距，但是這樣在進入BGA區域后互聯傳輸線變窄會出現阻抗增大的現象，引起阻抗突變問題，嚴重影響傳輸信號質量。