[發(fā)明專利]接口控制電路、存儲系統(tǒng)和控制接口控制電路的方法

有效

• 申請?zhí)枺?/td>: 201410246991.1
• 申請日: 2014-06-05
• 公開（公告）號: CN104239243B
• 公開（公告）日: 2018-08-07
• 發(fā)明（設計）人: 足立直大;柴原禎之;藤波靖
• 申請（專利權）人: 索尼公司
• 主分類號: G06F13/14
• 分類號: G06F13/14
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 余剛;吳孟秋

1.一種接口控制電路，包括：

控制接口，被配置為接收來自存儲器設備的誤差校正編碼數(shù)據(jù)，并且發(fā)送所述誤差校正編碼數(shù)據(jù)；

誤差檢測單元，被配置為：接收由所述控制接口發(fā)送的所述誤差校正編碼數(shù)據(jù)，檢測誤差是否發(fā)生在所述誤差校正編碼數(shù)據(jù)中，以及響應于檢測出所述誤差發(fā)生在所述誤差校正編碼數(shù)據(jù)中而輸出檢測結果；

誤差校正單元，被配置為基于所述檢測結果，執(zhí)行校正所述誤差校正編碼數(shù)據(jù)中的所述誤差的誤差校正處理；以及

調整控制單元，被配置為基于所述檢測結果，開始調整所述控制接口或者所述存儲器設備的存儲器接口的通信特性的調整處理。

2.根據(jù)權利要求1所述的接口控制電路，其中

所述調整控制單元被配置為在執(zhí)行所述誤差校正處理期間開始所述調整處理。

3.根據(jù)權利要求1所述的接口控制電路，其中

所述存儲器接口包括：

傳輸電路，被配置為傳輸所述誤差校正編碼數(shù)據(jù)；以及

接收電路，被配置為接收所述誤差校正編碼數(shù)據(jù)；以及

所述調整控制單元被配置為開始匹配所述傳輸電路和所述接收電路的阻抗的處理作為所述調整處理。

4.根據(jù)權利要求1所述的接口控制電路，其中

所述調整控制單元被配置為開始調整所述誤差校正編碼數(shù)據(jù)的接收定時的處理作為所述調整處理。

5.根據(jù)權利要求4所述的接口控制電路，進一步包括：

調整單元，被配置為根據(jù)所述調整控制單元的控制執(zhí)行所述調整處理。

6.根據(jù)權利要求4所述的接口控制電路，其中

所述調整處理是基于基準時鐘信號調整所述接收定時的處理。

7.根據(jù)權利要求4所述的接口控制電路，進一步包括：

延遲電路，被配置為根據(jù)所述調整控制單元的控制來延遲所述接收定時，其中

所述調整處理是控制所述延遲電路以調整所述接收定時的處理。

8.根據(jù)權利要求4所述的接口控制電路，其中

所述調整處理是基于基準時鐘信號調整用于控制所述接收定時的控制信號的相位以調整所述接收定時的處理。

9.根據(jù)權利要求4所述的接口控制電路，進一步包括：

延遲電路，被配置為根據(jù)所述調整控制單元的控制來延遲用于控制所述接收定時的控制信號的相位，其中

所述調整處理是控制所述延遲電路以調整所述控制信號的所述相位的處理。

10.根據(jù)權利要求4所述的接口控制電路，其中

所述控制接口包括：

傳輸電路，被配置為與傳輸時鐘信號同步地傳輸所述誤差校正編碼數(shù)據(jù)，以及

接收電路，被配置為與接收時鐘信號同步地接收所述誤差校正編碼數(shù)據(jù)；以及

所述調整處理是調整所述傳輸時鐘信號和所述接收時鐘信號中的至少一個的相位以調整所述接收定時的處理。

11.根據(jù)權利要求10所述的接口控制電路，其中

所述調整處理是基于所述傳輸時鐘信號和所述接收時鐘信號中的一個調整所述傳輸時鐘信號和所述接收時鐘信號中的另一個的相位的處理。

12.根據(jù)權利要求10所述的接口控制電路，其中

所述誤差校正編碼數(shù)據(jù)包括從所述存儲器設備的存儲單元讀取的讀數(shù)據(jù)，

所述接收時鐘信號包括用于從所述存儲器設備中接收所述讀數(shù)據(jù)的讀數(shù)據(jù)接收時鐘信號，以及

所述調整處理包括調整所述讀數(shù)據(jù)接收時鐘信號的相位的處理。