[發明專利]接口控制電路、存儲系統和控制接口控制電路的方法

有效

• 申請號: 201410246991.1
• 申請日: 2014-06-05
• 公開（公告）號: CN104239243B
• 公開（公告）日: 2018-08-07
• 發明（設計）人: 足立直大;柴原禎之;藤波靖
• 申請（專利權）人: 索尼公司
• 主分類號: G06F13/14
• 分類號: G06F13/14
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 余剛;吳孟秋

本發明公開了接口控制電路、存儲系統和控制接口控制電路的方法。該接口控制電路包括：誤差檢測單元、誤差校正單元、以及調整控制單元。誤差檢測單元被配置為檢測在經由接口傳輸的誤差校正編碼數據中是否發生了誤差。誤差校正單元被配置為在發生誤差時執行校正誤差的誤差校正處理。調整控制單元被配置為在發生誤差時開始調整接口的傳輸特性的調整處理。

相關申請的交叉引用

本申請要求于2013年6月12日提交的日本在先專利申請JP2013-123321的利益，其全部內容通過引用結合于此。

技術領域

本技術涉及接口控制電路、存儲系統、以及控制接口控制電路的方法。具體地，本技術涉及用于檢測和校正數據中的誤差的接口控制電路、存儲系統、以及控制接口控制電路的方法。

背景技術

到目前為止，已經在信息處理系統中使用存儲器保存數據。存儲器可以分類為非易失性存儲器和易失性存儲器。NAND型閃存和NOR型閃存已經被廣泛地用作非易失性存儲器。另外，DRAM(動態隨機存取存儲器)、SRAM(靜態隨機存取存儲器)等已經被用作易失性存儲器。

近年來，已經指出，這些存儲器中的NAND型閃存和DRAM在微型化方面有所限制，因此，已經積極地提出并開發了下一代存儲器作為現有存儲器的替代品。下一代存儲器的實例包括ReRAM(電阻式RAM)、PCRAM(相變RAM)、和MRAM(磁電阻式RAM)。

下一代非易失性存儲器的特征之一是，相比于已知的NAND型閃存和NOR型閃存這些存儲器它們具有較高的存取速度。為了適應高速性能，下一代存儲器期望使用諸如在DRAM等中使用的DDR(雙倍數據速率)接口等的高速接口。作為標準化組織的JEDEC(聯合電子設備工程委員會)已經提出并討論了將高速接口應用于非易失性存儲器的新標準。具體地，例如，已經提出了LPDDR(低功率雙倍數據速率)2-NVM(非易失性存儲器)和LPDDR4-NVM作為新標準。

根據這些新標準，期望利用接口調整傳輸時鐘的相位和阻抗。這是因為，當由于制造工藝、操作溫度等變動而使得相位和阻抗與其基準值不同時，當經由接口傳輸數據時，會發生傳輸誤差的可能性高。例如，根據在DRAM中廣泛使用的DDR3接口的標準，準備了ZQCAL命令來調整接口的阻抗(例如，參見“JEDEC STANDARD DDR3SDRAM Specification JESD79-3B”)。根據該標準，存儲系統期望在存儲器初始化之后立即使用ZQCAL長命令調整阻抗。另外，建議存儲系統在存儲器初始化之后使用ZQCAL長命令和ZQCAL短命令以一定的間隔調整阻抗。

發明內容

然而，在現有技術中，存儲器控制器和存儲器之間的通信速度可能會降低。相位和阻抗的調整花費一定時間，并且在此期間，不允許存儲器和存儲器控制器經由接口傳輸和接收數據。因此，根據其中周期性地執行調整的構造，其間不允許傳輸/接收數據的時間與調整的頻率成比例地變長，這降低了通信速度。

當以高頻率執行調整時，非易失性存儲器的通信速度特別容易降低。DRAM可以以與定期刷新處理同步地執行調整的方式在一定程度上防止通信速度的降低，但是非易失性存儲器可能不會定期執行刷新處理。

鑒于上述情況，期望增大存儲器控制器和存儲器之間的通信速度。

根據本公開的第一實施方式，提供了一種接口控制電路和控制接口控制電路的方法。接口控制電路包括：誤差檢測單元、誤差校正單元、以及調整控制單元。誤差檢測單元被配置為檢測在經由接口傳輸的誤差校正編碼數據中是否發生了誤差。誤差校正單元被配置為在發生誤差時執行校正誤差的誤差校正處理。調整控制單元被配置為在發生誤差時開始調整接口的傳輸特性的調整處理。因此，調整處理在發生了誤差時開始。

另外，在第一實施方式中，調整控制單元可以被配置為在執行誤差校正處理期間開始調整處理。因此，調整處理在執行誤差校正處理的期間開始。