[發(fā)明專利]超高速DAC芯片的片內(nèi)時鐘時序控制方法及系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201410243631.6
• 申請日: 2014-06-03
• 公開（公告）號: CN104022781B
• 公開（公告）日: 2017-02-15
• 發(fā)明（設(shè)計）人: 張有濤;李曉鵬;張敏
• 申請（專利權(quán)）人: 南京國博電子有限公司;中國電子科技集團公司第五十五研究所
• 主分類號: H03M1/66
• 分類號: H03M1/66
• 代理公司: 江蘇永衡昭輝律師事務(wù)所32250
• 代理人: 王斌

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體集成電路設(shè)計技術(shù)領(lǐng)域，尤其涉及超高速DAC芯片的片內(nèi)時鐘時序控制技術(shù)。

背景技術(shù)

超高速數(shù)模轉(zhuǎn)換器（DAC）廣泛應(yīng)用于雷達、電子對抗及高速通信系統(tǒng)中。隨著DAC工作速度的提高，常常需要超過2Gsps以上轉(zhuǎn)換速率的DAC芯片，而外部的FPGA或DSP通常的碼率發(fā)送速度在500Mbps以下。所以，通常需要首先在芯片內(nèi)部通過數(shù)據(jù)復(fù)接（MUX）技術(shù)將外部的低速數(shù)據(jù)復(fù)合到高速數(shù)據(jù)流，而后完成超高速DAC的轉(zhuǎn)換。在2GHz轉(zhuǎn)換時鐘條件下，每個有效數(shù)據(jù)周期小于500ps，這就對芯片設(shè)計時對芯片內(nèi)部自身的時序控制提出了較高要求，同時對芯片應(yīng)用時的外部時鐘及數(shù)據(jù)的相對時序關(guān)系也提出了較高要求。只有仔細(xì)設(shè)計時鐘與數(shù)據(jù)的相對時序，才能確保芯片內(nèi)時鐘觸發(fā)沿處于數(shù)據(jù)時序的中點即實現(xiàn)時鐘對數(shù)據(jù)的可靠觸發(fā)鎖存。降低由于數(shù)據(jù)的錯誤鎖存而導(dǎo)致DAC芯片性能的惡化。這在超高速DAC芯片的設(shè)計及使用過程中尤為突出。

圖1是傳統(tǒng)超高速數(shù)模轉(zhuǎn)換器系統(tǒng)框圖。如果不對DAC的內(nèi)部觸發(fā)時鐘的時序做專門優(yōu)化，會造成芯片自身的良率降低，比如無法滿足高低溫下的全溫區(qū)可靠觸發(fā)鎖存等。在使用DAC芯片時，由于各系統(tǒng)PCB外部環(huán)境的不確定性，也造成DAC時鐘時序控制的困難，無法充分發(fā)揮超高速DAC芯片的高速性能。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是提供一種超高速DAC芯片的片內(nèi)時鐘時序控制方法。通過在芯片設(shè)計階段引入模擬連續(xù)可調(diào)的皮秒級延時單元附加數(shù)控大步進相位調(diào)整，通過芯片外部的引腳在使用后期也能夠?qū)π酒瑑?nèi)部的超高速時鐘時序?qū)崿F(xiàn)精確及大步進相結(jié)合的相位調(diào)整，補償芯片設(shè)計、加工及外圍PCB環(huán)境不確定性所帶來的時序惡化，提高芯片的易用性及可靠性，避免由于時序引起的數(shù)據(jù)誤觸發(fā)而造成的超高速DAC性能下降。

本發(fā)明為解決上述問題而采用的技術(shù)方案：

一種超高速DAC芯片的片內(nèi)時鐘時序控制方法，包括如下步驟：

步驟1、將外部輸入的延時控制信號轉(zhuǎn)換為芯片內(nèi)部差分的連續(xù)模擬電壓信號，并以此差分電壓信號來連續(xù)控制延時單元的延時量，實現(xiàn)輸入至DAC芯片的超高速時鐘信號在最大半個時鐘周期內(nèi)皮秒級的連續(xù)延時；

步驟2、將經(jīng)過步驟1延時的超高速時鐘信號通過N分頻的方式，產(chǎn)生N路相位各相差360/N度的1：（N-1）占空比N分頻脈沖信號，并在外部數(shù)字信號的控制下，選擇其中一路N分頻脈沖信號送入后級的數(shù)據(jù)MUX電路，在DAC芯片內(nèi)實現(xiàn)以360/N度相位差為步進的MUX時鐘數(shù)控延時，N為大于2的自然數(shù)；

步驟3、將外部輸入的N路低速數(shù)據(jù)信號在步驟2所得N分頻脈沖信號的同步觸發(fā)下，按照固定的時序完成N路低速數(shù)據(jù)信號轉(zhuǎn)換為一路高速數(shù)據(jù)信號；

步驟4、利用步驟1所述差分電壓信號所對應(yīng)的延時時序調(diào)整來實現(xiàn)可靠同步觸發(fā)，將高速數(shù)據(jù)信號鎖存入內(nèi)部寄存器，供后級的DAC核心電路使用。

作為本發(fā)明的一種優(yōu)選方案，所述N的取值為4。

本發(fā)明還提出一種超高速DAC芯片的片內(nèi)時鐘時序控制系統(tǒng)，包括模擬連續(xù)可控延時單元、N位數(shù)控時鐘相位產(chǎn)生及選擇單元、N:1數(shù)據(jù)復(fù)接單元、超高速數(shù)據(jù)觸發(fā)鎖存單元；其中：

所述的模擬連續(xù)可控延時單元，用于將外部輸入的延時控制信號轉(zhuǎn)換為芯片內(nèi)部差分的連續(xù)模擬電壓信號，并以此差分電壓信號來連續(xù)控制延時量，實現(xiàn)輸入至DAC芯片的超高速時鐘信號在最大半個時鐘周期內(nèi)皮秒級的連續(xù)延時；

所述的N位數(shù)控時鐘相位產(chǎn)生及選擇單元，用于將經(jīng)過模擬連續(xù)可控延時單元延時的超高速時鐘信號通過N分頻的方式，產(chǎn)生N路相位各相差360/N度的1：（N-1）占空比N分頻脈沖信號，并在外部數(shù)字信號的控制下，選擇其中一路N分頻脈沖信號送入后級的N:1數(shù)據(jù)復(fù)接單元，在DAC芯片內(nèi)實現(xiàn)以360/N度相位差為步進的MUX時鐘數(shù)控延時，N為大于2的自然數(shù)；

所述的N:1數(shù)據(jù)復(fù)接單元，用于將外部輸入的N路低速數(shù)據(jù)信號在N位數(shù)控時鐘相位產(chǎn)生及選擇單元產(chǎn)生的N分頻脈沖信號的同步觸發(fā)下，按照固定的時序完成N路低速數(shù)據(jù)信號轉(zhuǎn)換為一路高速數(shù)據(jù)信號；

所述的超高速數(shù)據(jù)觸發(fā)鎖存單元，用于利用模擬連續(xù)可控延時單元產(chǎn)生的差分電壓信號所對應(yīng)的延時時序調(diào)整來實現(xiàn)可靠同步觸發(fā)，將N:1數(shù)據(jù)復(fù)接單元產(chǎn)生的高速數(shù)據(jù)信號鎖存入內(nèi)部寄存器，供后級的DAC核心電路使用。

進一步的，本發(fā)明的一種超高速DAC芯片的片內(nèi)時鐘時序控制系統(tǒng)，所述模擬連續(xù)可控延時單元包括輸入轉(zhuǎn)換單元和模擬延時單元，其中，