[發明專利]超高速DAC芯片的片內時鐘時序控制方法及系統

有效

• 申請號: 201410243631.6
• 申請日: 2014-06-03
• 公開（公告）號: CN104022781B
• 公開（公告）日: 2017-02-15
• 發明（設計）人: 張有濤;李曉鵬;張敏
• 申請（專利權）人: 南京國博電子有限公司;中國電子科技集團公司第五十五研究所
• 主分類號: H03M1/66
• 分類號: H03M1/66
• 代理公司: 江蘇永衡昭輝律師事務所32250
• 代理人: 王斌

1.一種超高速DAC芯片的片內時鐘時序控制方法，其特征在于，包括如下步驟：

步驟1、將外部輸入的延時控制信號轉換為DAC芯片內部差分的連續模擬電壓信號，并以此差分電壓信號來連續控制延時單元的延時量，實現輸入至DAC芯片的超高速時鐘信號在最大半個時鐘周期內皮秒級的連續延時；

步驟2、將經過步驟1延時的超高速時鐘信號通過N分頻的方式，產生N路相位各相差360/N度的1：（N-1）占空比N分頻脈沖信號，并在外部數字信號的控制下，選擇其中一路N分頻脈沖信號送入后級的數據MUX電路，在DAC芯片內實現以360/N度相位差為步進的MUX時鐘數控延時，N為大于2的自然數；

步驟3、將外部輸入的N路低速數據信號在步驟2所得N分頻脈沖信號的同步觸發下，按照固定的時序完成N路低速數據信號轉換為一路高速數據信號；

步驟4、利用步驟1所述差分電壓信號所對應的延時時序調整來實現可靠同步觸發，將高速數據信號鎖存入內部寄存器，供后級的DAC核心電路使用。

2.根據權利要求1所述的一種超高速DAC芯片的片內時鐘時序控制方法，其特征在于，所述N的取值為4。

3.一種超高速DAC芯片的片內時鐘時序控制系統，其特征在于，包括模擬連續可控延時單元、N位數控時鐘相位產生及選擇單元、N:1數據復接單元（MUX）、超高速數據觸發鎖存單元；其中：

所述的模擬連續可控延時單元，用于將外部輸入的延時控制信號轉換為DAC芯片內部差分的連續模擬電壓信號，并以此差分電壓信號來連續控制延時量，實現輸入至DAC芯片的超高速時鐘信號在最大半個時鐘周期內皮秒級的連續延時；

所述的N位數控時鐘相位產生及選擇單元，用于將經過模擬連續可控延時單元延時的超高速時鐘信號通過N分頻的方式，產生N路相位各相差360/N度的1：（N-1）占空比N分頻脈沖信號，并在外部數字信號的控制下，選擇其中一路N分頻脈沖信號送入后級的N:1數據復接單元，在DAC芯片內實現以360/N度相位差為步進的MUX時鐘數控延時，N為大于2的自然數；

所述的N:1數據復接單元，用于將外部輸入的N路低速數據信號在N位數控時鐘相位產生及選擇單元產生的N分頻脈沖信號的同步觸發下，按照固定的時序完成N路低速數據信號轉換為一路高速數據信號；

所述的超高速數據觸發鎖存單元，用于利用模擬連續可控延時單元產生的差分電壓信號所對應的延時時序調整來實現可靠同步觸發，將N:1數據復接單元產生的高速數據信號鎖存入內部寄存器，供后級的DAC核心電路使用。

4.根據權利要求3所述的一種超高速DAC芯片的片內時鐘時序控制系統，其特征在于，所述模擬連續可控延時單元包括輸入轉換單元（301）和模擬延時單元（302、303），其中，

輸入轉換單元用以完成外部單端的模擬控制端到內部的差分模擬控制端轉換，輸出差分電壓信號delayp/delayn至模擬延時單元；

模擬延時單元的輸入為兩路來自不同鏈路且存在一定時序相位差異的差分時鐘信號ck1p/ck1n和ck2p/ck2n，在來自輸入轉換單元的差分電壓信號delayp/delayn的控制下組合輸出；具體為：如果delayp電位高于delayn，單元的輸出ckp/ckn的相位則趨近于ck1p/ck1n；反之則趨近于ck2p/ck2n，趨近的程度與delayp/delayn的相對電位及本單元的線性度相關；由此實現在delayp/delayn信號控制下，時鐘相位在ck1p/ck1n到ck2p/ck2n的連續可調變化，實現了內部超高速時鐘的高精度時序調整。