[發明專利]SRAM存儲單元及存儲陣列

有效

• 申請號: 201410235550.1
• 申請日: 2014-05-29
• 公開（公告）號: CN105225690B
• 公開（公告）日: 2018-01-26
• 發明（設計）人: 王林
• 申請（專利權）人: 展訊通信（上海）有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體技術領域，特別涉及一種SRAM存儲單元及存儲陣列。

背景技術

靜態隨機存儲器(Static Random Access Memory,以下簡稱SRAM)具有高速度、低功耗與標準工藝相兼容的優點，其廣泛應用于PC、個人通信、消費電子產品(智能卡、數碼相機、多媒體播放器)等領域。

最常見的SRAM存儲單元為6T單元，如圖1所示，所述SRAM存儲單元包括：第一PMOS晶體管ML0、第二PMOS晶體管ML1、第一NMOS晶體管MPD0、第二NMOS晶體管MPD1、第三NMOS晶體管MPG0以及第四NMOS晶體管MPG1。

所述第一PMOS晶體管ML0、第二PMOS晶體管ML1、第一NMOS晶體管MPD0及第二NMOS晶體管MPD1構成雙穩態電路，所述雙穩態電路形成一個鎖存器用于鎖存數據信息。所述第一PMOS晶體管ML0及第二PMOS晶體管ML1為上拉晶體管，第一NMOS晶體管MPD0及第二NMOS晶體管MPD1為下拉晶體管。第三NMOS晶體管MPG0以及第四NMOS晶體管MPG1為傳輸晶體管。

繼續參考圖1，第一PMOS晶體管ML0的柵極、第一NMOS晶體管MPD0的柵極、第二PMOS晶體管ML1的漏極、第二NMOS晶體管MPD1的漏極及第四NMOS晶體管MPG1源極連接以形成第一存儲節點N1，第二PMOS晶體管ML1的柵極、第二NMOS晶體管MPD1的柵極、第一PMOS晶體管ML0的漏極、第一NMOS晶體管MPD0的漏極及第三NMOS晶體管MPG0源極連接以形成第二存儲節點N0。

第三NMOS晶體管MPG0及第四NMOS晶體管MPG1的柵極連接字線WL；第四NMOS晶體管MPG1的漏極與第一位線BL相連，第三NMOS晶體管MPG0的漏極與第二位線BLB相連。第一位線BL與第二位線BLB為互補位線。

繼續參考圖1，第一PMOS晶體管ML0的源極及第二PMOS晶體管ML1的源極連接電源電壓VDD，第一NMOS晶體管MPD0的源極及第二NMOS晶體管MPD1的源極連接對地電壓VSS。

當存儲節點N1電壓為高(電源電壓VDD)而存儲節點N0電壓為低(對地電壓VSS)，可將上述存儲單元中存儲的值稱為邏輯1；反之則可為邏輯0。

上述SRAM存儲單元的工作原理為：

讀操作時：

對字線WL施加高電平(一般等于電源電壓VDD)，此時，第三NMOS晶體管MPG0及第四NMOS晶體管MPG1導通；

對第一位線BL和第二位線BLB施加高電平，由于第一存儲節點N1及第二存儲節點N0中其中一個為低電平，電流從第一位線BL或第二位線BLB流向低電平的那個存儲節點，此時，第一位線BL或第二位線BLB的電位會降低，電位降低的那條位線會與未產生電位變化的位線產生電壓差，當該電壓差達到一定值后，可以使用存儲單元外圍電路中的靈敏放大器(圖1中未示出)，對電壓進行放大，以輸出信號，從該信號中讀出數據。

寫操作時：

對字線WL施加高電平，此時，第三NMOS晶體管MPG0及第四NMOS晶體管MPG1導通；

對第一位線BL和第二位線BLB一個施加高電平、另一個施加低電平，由于第一存儲節點N1及第二存儲節點N0中其中一個為低電平、另一個為高電平，因此，當寫操作的數據信息與原來存儲的數據信息不同時，電流從高電平的那一個存儲節點流向低電平的那一條位線，從而使高電平的那一個存儲節點電位下降，而低電平的那一個存儲節點的電位提高，使SRAM存儲單元存儲了新的數據。

在SRAM存儲單元存儲邏輯值時，第三NMOS晶體管MPG0及第四NMOS晶體管MPG1處于關閉狀態，存儲節點N1及N0處于相互耦合的狀態，即存儲節點N1保持低電壓時會使得存儲節點N0轉為高電壓,相應地，存儲節點N0保持高電壓又使得N1轉為低電壓。

當存儲芯片工作于高輻射的環境當中時(如宇宙空間)，由于高能帶電粒子對存儲器的轟擊，存儲芯片內部的SRAM存儲單元的存儲狀態易發生反轉：

例如，設如圖1所示SRAM存儲單元的邏輯狀態為：存儲節點N1為高電平，存儲節點N2為低電平。那么，當帶電粒子轟擊存儲節點N1時，有可能使存儲節點N1的節點電壓瞬間改變，如由高電平轉為低電平。

存儲節點N1電平值的改變進而引起N0的電平變化，如存儲節點N0的電平變化為由低電平轉為高電平，存儲節點N0的電平變化又會進一步反饋到存儲節點N1，使存儲節點N1的電平值再次變化，直至引起SRAM單元存儲的邏輯狀態的改變。