[發明專利]非易失性存儲裝置

有效

• 申請號: 201410228255.3
• 申請日: 2014-05-27
• 公開（公告）號: CN104347638B
• 公開（公告）日: 2017-06-20
• 發明（設計）人: 篠原廣
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L27/115
• 分類號: H01L27/115
• 代理公司: 永新專利商標代理有限公司72002
• 代理人: 徐殿軍

相關申請的交叉引用

本申請享受以日本專利申請2013－157586號(申請日：2013年7月30日)為基礎申請的優先權。本申請通過參照該基礎申請，包括基礎申請的全部內容。

技術領域

實施方式涉及非易失性存儲裝置。

背景技術

以NAND型閃存存儲器為代表的非易失性存儲裝置利用半導體的晶片工藝(Wafer process)來制造。并且，隨著晶片工藝中的二維的微細化技術的發展，實現了其大容量化、低耗電化以及低成本化。但是，微細加工技術的進一步的進化需要莫大的設備投資。因此，正在進行將多個存儲器層層疊的三維構造的存儲裝置的開發。

發明內容

本發明提供一種能夠容易地實現三維存儲器單元陣列的大容量化的非易失性存儲裝置。

實施方式所涉及的非易失性存儲裝置具備設置在基底層之上的第1層疊電極、在所述基底層之上與所述第1層疊電極排列設置的第2層疊電極、在與所述基底層垂直的方向上貫通所述第1層疊電極的多個第1半導體層、以及在與所述基底層垂直的方向上貫通所述第2層疊電極的第2半導體層。進而，具備設置在所述第1層疊電極與所述第1半導體層之間、以及所述第2層疊電極與所述第2半導體層之間的存儲器膜、以及設置在所述基底層與所述第1層疊電極之間、以及所述基底層與所述第2層疊電極之間的連結部。所述連結部與所述多個第1半導體層各自的一端以及所述第2半導體層的一端電連接。并且，所述多個第1半導體層各自的另一端與第1布線電連接，所述第2半導體層的另一端與第2布線電連接。在所述第1層疊電極與所述第1布線之間設有第1控制電極。所述第1控制電極隔著所述存儲器膜與所述第1半導體層面對，并對所述第1半導體層的電導通進行導通截止控制。

附圖說明

圖1是示意地表示實施方式所涉及的非易失性存儲裝置的立體圖。

圖2是表示實施方式所涉及的非易失性存儲裝置的存儲器單元陣列的截面圖。

圖3A～圖3D是表示實施方式所涉及的存儲器單元陣列的制造過程的示意截面圖。

圖4A、圖4B是表示圖3D之后的制造過程的示意截面圖。

圖5A、圖5B是表示圖4B之后的制造過程的示意截面圖。

圖6A、圖6B是表示圖5B之后的制造過程的示意截面圖。

圖7A、圖7B是表示圖6B之后的制造過程的示意截面圖。

圖8是表示實施方式的變形例所涉及的存儲器單元陣列的截面圖。

圖9是表示實施方式的別的變形例所涉及的存儲器單元陣列的截面圖。

圖10是表示比較例所涉及的存儲器單元陣列的截面圖。

具體實施方式

以下，參照附圖對實施方式進行說明。對附圖中的同一部分附加相同的附圖標記并適當省略其詳細的說明，而對不同的部分進行說明。另外，附圖是示意性的或者是概念性的，各部分的厚度與寬度的關系、部分間的大小的比率等并不一定和現實的結構相同。此外，即使是表示相同部分的情況，也有在附圖中彼此的尺寸或比率不同地表示的情況。

圖1是示意地表示實施方式所涉及的非易失性存儲裝置的立體圖。

圖2是表示實施方式所涉及的非易失性存儲裝置的存儲器單元陣列1的截面圖。

實施方式所涉及的非易失性存儲裝置是所謂NAND型閃存存儲器，具有三維配置的存儲器單元陣列1。圖1是表示存儲器單元陣列1的一部分的立體圖，為了使其構造易于理解，省略了絕緣層的顯示。即，存儲器單元陣列1的各要素通過未圖示的絕緣層而相互絕緣。

如圖1所示，非易失性存儲裝置具有設置在基底層之上的存儲器單元陣列1。

基底層例如是基板11。基板11例如是硅基板，在其上表面11a設有對存儲器單元陣列1進行控制的電路。并且，在基板11之上設有第1層間絕緣膜(以下為層間絕緣膜13)。存儲器單元陣列1設置在層間絕緣膜13之上。

存儲器單元陣列1具備設置在層間絕緣膜13之上的導電層14、設置在導電層14之上的選擇柵極電極25、設置在選擇柵極電極25之上的層疊電極20、設置在層疊電極20之上的選擇柵極電極23、以及設置在選擇柵極電極23之上的第1布線(以下為位線60)以及第2布線(以下為源極線70)。

以下的說明中，將相對于基板11垂直的方向設為Z方向，將與Z方向正交的2個方向中的一個方向設為X方向，將其他一個方向設為Y方向。此外，有時將Z方向表現為上方，將其相反方向表現為下方。