[發明專利]非易失性存儲裝置

有效

• 申請號: 201410228255.3
• 申請日: 2014-05-27
• 公開（公告）號: CN104347638B
• 公開（公告）日: 2017-06-20
• 發明（設計）人: 篠原廣
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L27/115
• 分類號: H01L27/115
• 代理公司: 永新專利商標代理有限公司72002
• 代理人: 徐殿軍

1.一種非易失性存儲裝置，具備：

基底層，具有頂表面；

第1層疊電極，設置在基底層之上；

第2層疊電極，在所述基底層之上，與所述第1層疊電極排列設置；

第1半導體層，在與所述基底層的頂表面垂直的第一方向上貫通所述第1層疊電極，所述第1半導體層具有第1頂端和第1底端；

第2半導體層，在所述第一方向上貫通所述第1層疊電極，所述第2半導體層具有第2頂端和第2底端；

第3半導體層，貫通所述第1層疊電極，所述第3半導體層具有第3頂端和第3底端；

第4半導體層，在所述第一方向上貫通所述第2層疊電極，所述第4半導體層具有第4頂端和第4底端；

存儲器膜，設置在所述第1層疊電極與所述第1半導體層之間；

連結部，設置在所述基底層與所述第1層疊電極之間、以及所述基底層與所述第2層疊電極之間，所述連結部與所述第1半導體層的所述第1底端、所述第2半導體層的所述第2底端、所述第3半導體層的所述第3底端以及所述第4半導體層的所述第4底端電連接；

第1布線，與所述第1半導體層的所述第1頂端、所述第2半導體層的所述第2頂端以及所述第3半導體層的所述第3頂端電連接；

第2布線，與所述第4半導體層的所述第4頂端電連接；以及

導電層，覆蓋所述連結部。

2.如權利要求1所述的非易失性存儲裝置，還具備：

第1控制電極，設置在所述第1層疊電極與所述第1布線之間，所述第1控制電極隔著絕緣膜而與所述第1半導體層面對；和

第2控制電極，設置在所述第1層疊電極與所述連結部之間，并且所述第2控制電極隔著所述存儲器膜而與所述第1半導體層面對，對所述第1半導體層的電導通進行控制。

3.如權利要求2所述的非易失性存儲裝置，

所述第1控制電極和所述第2控制電極包括導電性的多晶硅。

4.如權利要求1所述的非易失性存儲裝置，

所述導電層設置在所述第1層疊電極以及所述第2層疊電極各自與所述基底層之間，并且所述導電層隔著所述存儲器膜覆蓋所述連結部。

5.如權利要求4所述的非易失性存儲裝置，

所述導電層包括多晶硅。

6.如權利要求1所述的非易失性存儲裝置，

還具備絕緣膜，該絕緣膜設置在所述第1層疊電極與所述第2層疊電極之間，使所述第2層疊電極與所述第1層疊電極電絕緣。

7.如權利要求6所述的非易失性存儲裝置，

所述絕緣膜包含硅氧化膜以及硅氮化膜中的至少某一個。

8.如權利要求2所述的非易失性存儲裝置，

還具備第3控制電極，該第3控制電極設置在所述第2層疊電極與所述第2布線之間，所述第3控制電極隔著絕緣膜而與所述第4半導體層面對。

9.如權利要求8所述的非易失性存儲裝置，

所述第3控制電極包括導電性的多晶硅。

10.如權利要求1所述的非易失性存儲裝置，

所述第2半導體層連接于所述連結部的一端。

11.如權利要求1所述的非易失性存儲裝置，

所述第1層疊電極以及所述第2層疊電極各自包括多個控制柵極電極、以及設置在所述控制柵極電極之間的絕緣層，所述控制柵極電極在所述第一方向上層疊。

12.如權利要求11所述的非易失性存儲裝置，

所述控制柵極電極包括導電性的多晶硅，

所述絕緣層包括硅氧化膜以及硅氮化膜中的至少某一個。

13.如權利要求1所述的非易失性存儲裝置，

所述存儲器膜是包含硅氧化膜和硅氮化膜的多層膜。

14.如權利要求1所述的非易失性存儲裝置，

所述連結部以及各個所述第1半導體層、所述第2半導體層、所述第3半導體層以及所述第4半導體層包括多晶硅。

15.如權利要求1所述的非易失性存儲裝置，

所述存儲器膜設置在所述第2層疊電極與所述第4半導體層之間。