[發明專利]一種半導體器件及其制造方法和電子裝置

在審

• 申請號: 201410228115.6
• 申請日: 2014-05-27
• 公開（公告）號: CN105206665A
• 公開（公告）日: 2015-12-30
• 發明（設計）人: 方磊
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/423;H01L21/336
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 高偉;趙禮杰

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制造方法和電子裝置。

背景技術

在半導體技術領域中，LDMOS(LaterallyDiffusedMetalOxideSemiconductor；橫向擴散金屬氧化物半導體)作為功率器件的重要組成部件之一，具有廣闊的應用前景。

然而，隨著大功率器件的應用，LDMOS往往難以同時滿足對擊穿電壓(breakdownvoltage；BV)和性能(performance)的需要，因此在實際應用中通常需要平衡LDMOS的擊穿電壓與性能。

現有技術中通常包括兩種結構的LDMOS，分別如圖1A和圖1B所示。其中，圖1A所示的LDMOS包括半導體襯底100、位于半導體襯底100內的N阱和P阱、位于N阱內的源極101、位于P阱內的漏極102以及位于半導體襯底100上的柵極103。在圖1A所示的LDMOS中，會在漏極102的邊緣存在碰撞電離(impactionization)，因此這種結構的LSMOS通常具有高的漏電流與低的擊穿電壓。

圖1B所示的LDMOS，除包括半導體襯底100、位于半導體襯底100內的N阱和P阱、位于N阱內的源極101、位于P阱內的漏極102以及位于半導體襯底100上的柵極103之外，還包括位于P阱內且位于漏極102的靠近溝道一側的淺溝槽隔離(STI)104。淺溝槽隔離104可以抑制漏極102邊緣的碰撞電離，但是，由于淺溝槽隔離104的存在會造成漂移區過長，因而會導致LDMOS的Idlin(線性漏極電流)下降。也就是說，這一結構的LDMOS雖然可以改善擊穿電壓，但是其性能卻可能無法滿足實際需要。

由此可見，現有技術中的上述兩種結構的LDMOS均難以同時滿足對擊穿電壓和性能的要求。也就是說，現有技術中并不存在一種結構的LDMOS可以同時既具有較高的擊穿電壓又具有較好的性能。因此，為解決上述技術問題，有必要提出一種新的半導體器件及其制造方法。

發明內容

針對現有技術的不足，本發明提出一種半導體器件及其制造方法和電子裝置，該半導體器件可以在具有較高的擊穿電壓的同時具有較好的性能。

本發明實施例一提供一種半導體器件，包括半導體襯底、位于所述半導體襯底內的P阱與N阱、位于所述N阱內的源極與位于所述P阱內的漏極、以及位于所述P阱內的淺溝槽隔離，還包括位于所述半導體襯底上且延伸入所述半導體襯底的柵極結構，其中所述柵極結構延伸入所述半導體襯底的部分與所述淺溝槽隔離所在的位置相對應。

可選地，所述柵極結構延伸入所述半導體襯底的部分位于所述淺溝槽隔離的上方。

可選地，所述柵極結構延伸入所述半導體襯底的部分的厚度與所述淺溝槽隔離的高度相同或者為所述淺溝槽隔離的高度的二分之一。

可選地，所述柵極結構延伸入所述半導體襯底的部分位于所述淺溝槽隔離的內部。

可選地，所述半導體器件還包括位于所述柵極結構兩側的柵極側壁。

可選地，所述半導體器件還包括位于所述N阱內的體電極。

本發明實施例二提供一種半導體器件的制造方法，所述方法包括：

步驟S101：提供半導體襯底，在所述半導體襯底內形成位于擬形成的P阱內的淺溝槽隔離；

步驟S102：通過離子注入在所述半導體襯底內形成P阱與N阱，其中所述P阱包圍所述淺溝槽隔離；

步驟S103：在所述淺溝槽隔離所在位置處形成凹槽；

步驟S104：形成位于所述半導體襯底上且延伸入所述凹槽的柵極結構；

步驟S105：通過離子注入形成位于所述N阱內的源極以及位于所述P阱內的漏極。

可選地，在所述步驟S103中，形成所述凹槽的方法包括：

通過刻蝕將所述淺溝槽隔離去除一定的厚度，以在所述淺溝槽隔離的上方形成所述凹槽。

可選地，在所述步驟S103中，所述淺溝槽隔離被去除的厚度為所述淺溝槽隔離的高度的二分之一或三分之一。

可選地，在所述步驟S103中，形成所述凹槽的方法包括：

對所述淺溝槽隔離進行刻蝕，以形成位于所述淺溝槽隔離內的所述凹槽。

可選地，在所述步驟S104與所述步驟S105之間還包括步驟S1045：形成位于所述柵極結構兩側的柵極側壁。

可選地，在所述步驟S105中還包括通過離子注入形成位于所述N阱內的體電極的步驟。