[發明專利]基于狀態機和片內總線的CPCI串口板及其工作方法

有效

• 申請號: 201410226013.0
• 申請日: 2014-05-26
• 公開（公告）號: CN104021102B
• 公開（公告）日: 2017-05-24
• 發明（設計）人: 韓懷宇;袁鳳;肖巨軍;王鋒;周東朋;艾重陽
• 申請（專利權）人: 北京佳訊飛鴻電氣股份有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F13/38
• 代理公司: 北京眾合誠成知識產權代理有限公司11246
• 代理人: 朱琨

技術領域

本發明屬于計算機通訊技術領域，尤其涉及一種基于FPGA狀態機和WB片內總線的CPCI串口板及其工作方法。

背景技術

計算機通訊適配器是計算機與外部設備的信息通訊橋梁，具有雙向通訊、數據緩沖、參數可設置等功能，主要用于對外部設備的數據通訊、狀態監控、實驗測試和維修維護等。CompactPCI(Compact Peripheral Component Interconnect，緊湊型外設部件互連標準，以下簡稱CPCI)異步串口板安裝在計算機CPCI擴展槽內，板卡上有CPCI總線控制器模塊、多路異步串口模塊、數據處理單元和數據緩沖區，可實現計算機CPCI總線與外圍多路設備串行總線之間的異步串口。

可以按照異步串口電路的實現方式分類，目前各種CPCI異步串口板一般采用以下方法實現：

1、使用嵌入式處理器作數據處理單元

采用獨立的嵌入式處理器作為數據處理單元，要么使用嵌入式處理器自身的2到3個異步串口，要么使用粘連到FPGA片內總線的異步收發邏輯或異步收發器件，由DSP處理器統一處理和存儲串行數據。此方法的關鍵點是采用高性能數字信號處理器(DSP)和一主多從式總線結構。

2、使用FPGA芯片集成收發邏輯和處理邏輯

采用FPGA芯片集成了若干獨立的收發邏輯和處理邏輯，其中每個收發邏輯實現了一路串行數據的接受、發送和并串轉換，每個處理邏輯實現了一路串行數據的讀取、處理和存儲，整個FPGA芯片實現了若干獨立的CPCI總線與異步串口之間的數據處理和交換通道。此方法的關鍵點是在FPGA內實現了若干獨立的數據通道，每個均采用各自的收發邏輯和處理邏輯，在處理邏輯內實現了相關通道的通訊協議。

對于上述第一種設計方法，采用單片機或嵌入式處理器作為處理單元，通過訪問通用異步收發器，來接受或者發送數據，數據存儲器為一片雙口SDRAM，利用信號燈控制協議，CPCI總線上位機和板卡處理單元輪換訪問數據，板卡處理單元直接接收和應答數據。通常情況下，串口應答有響應時間的要求，而用嵌入式處理器讀取、處理和存儲數據，速度慢，特別是無法滿足高速、多路、實時接收和應答串口數據的要求，一般從串口數據幀接收完畢開始，到串行數據幀開始發送為止，這段串口應答延遲時間至少1ms級，而且應答延遲時間無法精確控制。另外上位機和單片機都可對雙口SDRAM進行寫訪問，而且必須滿足串口應答時間限制，串口在發送過程中上位機對數據存儲器的寫操作將導致串口發送數據幀不完整的問題。

對于上述第二種設計方法，如果收發邏輯選用帶訪問端口的通用異步串行收發器或UART軟核,每個處理邏輯就是一個可訪問外部端口的總線狀態機，則每個串口通路均是一個主邏輯和一個從邏輯構成的獨立總線系統，整個FPGA將包括若干獨立總線系統。每個總線系統還需要訪問外部數據存儲器，并建立防止訪問沖突機制，同時要為CPCI總線上位機提供查詢和設置端口。可見這種方案構造的片上系統結構復雜，規模很大，難以把握。如果收發邏輯選用簡單的無訪問端口的串并轉換邏輯，與通用異步串行收發器相比，功能不足，如不支持CPCI總線的通訊模式設置、工作狀態查詢、通訊錯誤類型查詢、處理器中斷報警和波特率設置等。

發明內容

針對目前CPCI異步串口板存在的應答延遲時間長，FPGA資源浪費，片上系統結構復雜，擴展性差、功能不足、兼容性差的問題，本發明提出的一種基于FPGA狀態機和WB總線的CPCI異步串口板及其工作方法。

本發明提出的基于FPGA狀態機和WB片內總線的異步串口板主要包括：PCI9052總線控制器、雙口SDRAM、FPGA芯片、CPCI總線連接器、SCSI連接器。

其中，FPGA芯片內包括：WB片內總線、8個異步收發器、雙口SDRAM總線粘連邏輯、LOCAL總線寄存器區、地址譯碼邏輯、串口接收濾波邏輯、WB總線處理邏輯,即FPGA狀態機；雙口SDRAM總線粘連邏輯分為雙口SDRAM與LOCAL總線粘連邏輯、雙口SDRAM與WB總線粘連邏輯；LOCAL總線寄存器區分為LOCAL總線配置寄存區、LOCAL總線狀態寄存區；地址譯碼邏輯分為LOCAL總線地址譯碼邏輯、WB總線地址譯碼邏輯。

CPCI總線通過CPCI總線連接器和PCI9052總線控制器連接，PCI9052總線控制器通過PCI9052LOCAL總線和FPGA芯片中的LOCAL總線地址譯碼邏輯、LOCAL總線配置寄存區、LOCAL總線狀態寄存區、雙口SDRAM與LOCAL總線粘連邏輯連接。