[發明專利]一種調試FPGA預加重均衡的方法

在審

• 申請號: 201410225340.4
• 申請日: 2014-05-23
• 公開（公告）號: CN103970699A
• 公開（公告）日: 2014-08-06
• 發明（設計）人: 王素華
• 申請（專利權）人: 浪潮電子信息產業股份有限公司
• 主分類號: G06F13/38
• 分類號: G06F13/38
• 代理公司: 濟南信達專利事務所有限公司 37100
• 代理人: 張靖

技術領域

本發明涉及本發明涉及電子領域，芯片設計及仿真測試領域，具體涉及一種調試FPGA預加重均衡的方法。

技術背景

隨著信號速率的提高，信號質量在信號有效傳輸中所占的位置越來越重要。對于信號傳輸過程中無法避免的反射以及隨著頻率增高而增大的介質損耗，傳輸線損耗帶來的信號失真問題，成為高速串行鏈路以及芯片設計所必須面對的棘手問題。

隨著信號的傳輸速度越來越快，系統設計已經向25G方向發展。而高速串行鏈路傳輸最大的障礙是互聯通道損耗的頻率依賴性，隨著頻率增高，損耗也增加，信號正確傳輸到接收端成為一種挑戰。所以需要通過均衡機制來增強信號傳輸能力。

現在一般常用的高速串行總線有PCIE,QPI,SATA,SAS,QDR,FDR等，信號速率高達14Ghz以上。芯片通過PCB傳輸線互連，傳輸路徑上有反射和隨著頻率而增大的導體損耗，介質損耗帶來的上升邊退化和幅值降低，如果這樣的信號到達接收端，接收機不能正確恢復，必然造成信號失真。所以需要發送接收端對信號進行一定處理，來增強信號傳輸能力。目前的高速串行總線都會在發送端做預加重，接收端做均衡機制，來提高信號傳輸能力。

在設計芯片時需要在芯片的IO部分設計發送端預加重，接收端均衡機制，盡量給板級設計中無法避免的損耗留有盡可能多的余量。所以需要通過初期研發FPGA階段進行仿真測試，來了解芯片實際工作中的均衡能力，以便后期流片時給予芯片應用廠家PCB設計的規則，讓其了解芯片的驅動能力，給予板級設計留有多大的設計余量。

發明內容

本發明要解決的技術問題是：提供一種調試FPGA預加重均衡的方法。

本發明所采用的技術方案為：

一種調試FPGA預加重均衡的方法，在研發設計FPGA階段，設計FPGA驗證板，板內處理器到FPGA之間，采用新型高速互聯總線，處理器板同FPGA板采用正交方式連接，板邊需設置互聯傳輸通道的S參數測試接口，獲得真實的互聯參數，通過網絡分析儀測得通道的S參數，通過誤碼率分析儀對此通道S參數進行預加重的預測，遍歷出針對此參數的最佳預加重值，固定一端的預加重，再確定接收端的CTLE值。

這樣通道的預加重均衡設置都在基于真實測試的情況下得出。

所述互聯總線是一種新型的高速串行總線，總線傳輸速率為8Gbps。

處理器同FPGA之間通過跨板互聯，PCB傳輸長度為15inch,路徑經過一個高速正交連接器以及兩個BGA下的過孔，總傳輸損耗約為8.5dB。

在設計FPGA板時仿照互聯之間真實的走線情況在板邊設計測試鏈路。

注：　FPGA（Field－Programmable Gate Array），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。

本發明的有益效果為：

本發明是一種基于實測的預加重均衡參數的調試方法。隨著信號速率的提高，信號質量在信號有效傳輸中所占的位置越來越重要。對于信號傳輸過程中無法避免的反射以及隨著頻率增高而增大的介質損耗，傳輸線損耗帶來的信號失真問題，成為高速串行鏈路以及芯片設計所必須面對的棘手問題。在設計芯片時需要在芯片的IO部分設計發送端預加重，接收端均衡機制，盡量給板級設計中無法避免的損耗留有盡可能多的余量。所以需要通過初期研發FPGA階段進行仿真測試，來了解芯片實際工作中的均衡能力，以便后期流片時給予芯片應用廠家PCB設計的規則，讓其了解芯片的驅動能力，給予板級設計留有多大的設計余量。

本發明的方法是設計FPGA驗證板，調試預加重均衡值很好的方法，是基于實際鏈路測試方法。這樣通道的預加重均衡設置都在基于真實測試的情況下得出。

附圖說明

圖1為本發明總線拓撲結構圖；

圖2為本發明預加重均衡之間相互關系；

圖3為誤碼儀基于實際鏈路S參數進行遍歷，補償通道損耗。

具體實施方式

下面參照附圖，通過具體實施方式對本發明進一步說明：