[發(fā)明專利]半導(dǎo)體測試裝置

有效

• 申請?zhí)枺?/td>: 201410225276.X
• 申請日: 2014-05-26
• 公開（公告）號: CN104810060B
• 公開（公告）日: 2020-07-28
• 發(fā)明（設(shè)計）人: 李完燮
• 申請（專利權(quán)）人: 愛思開海力士有限公司
• 主分類號: G11C29/08
• 分類號: G11C29/08
• 代理公司: 北京弘權(quán)知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11363
• 代理人: 俞波;許偉群

半導(dǎo)體測試裝置使用高速內(nèi)部時鐘來執(zhí)行測試。半導(dǎo)體測試裝置包括：時鐘發(fā)生器，適合于在測試模式期間響應(yīng)于測試模式信號而產(chǎn)生內(nèi)部時鐘；數(shù)據(jù)發(fā)生器，適合于響應(yīng)于內(nèi)部時鐘而產(chǎn)生內(nèi)部數(shù)據(jù)；以及數(shù)據(jù)鎖存電路，適合于響應(yīng)于內(nèi)部時鐘而鎖存內(nèi)部數(shù)據(jù)，且將鎖存的數(shù)據(jù)輸出至內(nèi)部邏輯電路。

相關(guān)申請的交叉引用

本申請要求2014年1月29日提交的申請?zhí)枮?0-2014-0011183的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。

技術(shù)領(lǐng)域

本公開的實施例涉及一種半導(dǎo)體測試裝置，更具體而言，涉及一種使用內(nèi)部產(chǎn)生的高速時鐘信號和數(shù)據(jù)來執(zhí)行測試操作的技術(shù)。

背景技術(shù)

隨著半導(dǎo)體存儲器件的集成度增加，已不斷地改善半導(dǎo)體存儲器件以增加操作速度。為了增加操作速度，已提出并開發(fā)了通過與外部時鐘同步地操作的同步存儲器件。

代表性的同步存儲器件是單數(shù)據(jù)速率(single data rate，SDR)同步存儲器件，其與外部時鐘的上升沿同步，使得可以在外部時鐘的一個周期期間經(jīng)由一個數(shù)據(jù)引腳輸入或輸出一比特數(shù)據(jù)。

然而，對于SDR同步存儲器件困難的是在系統(tǒng)中執(zhí)行高速操作。為了解決SDR同步存儲器件的這個問題，已經(jīng)提出了能夠在一個時鐘周期期間處理兩比特數(shù)據(jù)的雙數(shù)據(jù)速率(double data rate，DDR)同步存儲器件。

經(jīng)由DDR同步存儲器件相應(yīng)的數(shù)據(jù)輸入/輸出(I/O)引腳輸入和輸出兩個連續(xù)的數(shù)據(jù)比特，并且將兩個連續(xù)的數(shù)據(jù)比特與外部時鐘的上升沿和下降沿同步。因此，盡管外部時鐘的頻率不增加，但是DDR同步存儲器件可以具有比SDR同步存儲器件的帶寬大至少兩倍的帶寬。結(jié)果，DDR同步存儲器件可以采用比SDR同步存儲器件更高的速度來操作。

DDR同步存儲器件適合于能夠同時地處理多個比特(多比特)的數(shù)據(jù)的多比特預(yù)取方案。多比特預(yù)取方案將順序輸入的數(shù)據(jù)與數(shù)據(jù)選通信號同步，使得輸入數(shù)據(jù)可以彼此并行地排列。此后，根據(jù)多比特預(yù)取方案，在接收到與外部時鐘同步的寫入命令時，同時地儲存并行排列的輸入數(shù)據(jù)。

通常，諸如動態(tài)隨機存取存儲(DRAM)器件的半導(dǎo)體存儲器件被設(shè)計成支持各種測試操作。為了降低半導(dǎo)體存儲器件的生產(chǎn)成本并增加半導(dǎo)體存儲器件的生產(chǎn)率，已在晶片級和封裝級下將各種測試應(yīng)用于半導(dǎo)體存儲器件。

在測試半導(dǎo)體存儲器件時，重要的是測試半導(dǎo)體存儲器件的可靠性。此外，重要的是能夠以高速度來測試許多存儲器單元，例如，大約數(shù)千萬個存儲器單元。具體地，半導(dǎo)體存儲器件的開發(fā)周期的減小和在測試制造的半導(dǎo)體存儲器件期間消耗的測試時間的減小可以降低生產(chǎn)成本。結(jié)果，測試時間是生產(chǎn)效率和制造商之間競爭的重要因素。

根據(jù)現(xiàn)有技術(shù)，可以僅經(jīng)由在封裝級下執(zhí)行的測試來檢測每個存儲體中元件的潛在(或潛伏)缺陷，且可以僅在封裝級下修復(fù)檢測的缺陷元件。然而，如果在封裝級下修復(fù)檢測的缺陷元件，則與在晶片級下修復(fù)缺陷元件的其他技術(shù)相比，生產(chǎn)時間會增加，且消耗更多的生產(chǎn)成本。

此外，如果在晶片級下的測試期間分配用于存儲體選擇的通道，則可以根據(jù)受到限制的通道的數(shù)目來判定要測試的芯片(裸片)的數(shù)目。即，如果向探針測試裝置分配少量的通道，則盡管應(yīng)將高速測試應(yīng)用于探針測試裝置，能夠被同時測試的芯片(裸片)的數(shù)目也會減少。結(jié)果，當(dāng)測試晶片上的所有芯片(裸片)時，總的測試時間會不可避免地增加。

此外，隨著半導(dǎo)體存儲器件的操作速度快速地增加，測試裝置能夠提供的時鐘和數(shù)據(jù)的速度不能達到半導(dǎo)體存儲器件操作的閾值速度。因此，需求能夠在測試操作中以高速度來傳輸輸入數(shù)據(jù)的半導(dǎo)體測試裝置。

隨著包括半導(dǎo)體器件的系統(tǒng)的操作速度變得更快，且隨著半導(dǎo)體集成電路(IC)技術(shù)的發(fā)展，需要能以高速度來輸出/儲存數(shù)據(jù)的半導(dǎo)體存儲器件。實際上，日益需求能夠儲存更多數(shù)據(jù)且以更高速度來讀取/寫入數(shù)據(jù)的半導(dǎo)體存儲器件。