[發(fā)明專利]一種SRAM輸出鎖存電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201410216693.8
• 申請(qǐng)日: 2014-05-21
• 公開(kāi)（公告）號(hào): CN105097016B
• 公開(kāi)（公告）日: 2018-04-17
• 發(fā)明（設(shè)計(jì)）人: 郝旭丹;方偉;史增博;陳雙文;潘勁東
• 申請(qǐng)（專利權(quán)）人: 中芯國(guó)際集成電路制造（上海）有限公司
• 主分類號(hào): G11C11/413
• 分類號(hào): G11C11/413
• 代理公司: 上海光華專利事務(wù)所(普通合伙)31219
• 代理人: 李儀萍

1.一種SRAM輸出鎖存電路，其特征在于，所述SRAM輸出鎖存電路至少包括：

靈敏放大器，預(yù)置位信號(hào)產(chǎn)生電路，RS鎖存電路；

所述靈敏放大器連接于SRAM存儲(chǔ)單元，用于將所述SRAM存儲(chǔ)單元中輸出的數(shù)據(jù)信號(hào)比較后放大，便于后續(xù)電路對(duì)所述數(shù)據(jù)信號(hào)的識(shí)別；

所述預(yù)置位信號(hào)產(chǎn)生電路產(chǎn)生預(yù)置位信號(hào)，使所述RS鎖存電路預(yù)先輸出高電平信號(hào)；

所述RS鎖存電路連接于所述靈敏放大器及所述預(yù)置位信號(hào)產(chǎn)生電路，用于鎖存及傳輸所述靈敏放大器輸出的信號(hào)；

當(dāng)所述靈敏放大器的輸入信號(hào)為“0”時(shí)，所述RS鎖存器的輸出信號(hào)由信號(hào)“1”跳變?yōu)樾盘?hào)“0”；當(dāng)所述靈敏放大器的輸入信號(hào)為“1”時(shí)，所述RS鎖存器的輸出信號(hào)保持為信號(hào)“1”。

2.根據(jù)權(quán)利要求1所述的SRAM輸出鎖存電路，其特征在于：所述預(yù)置位信號(hào)產(chǎn)生電路包括第一反相器和兩輸入的第一與非門，所述第一反相器的輸出端連接于所述第一與非門的一個(gè)輸入端，所述第一反相器的輸入端與所述第一與非門的另一個(gè)輸入端相連。

3.根據(jù)權(quán)利要求1所述的SRAM輸出鎖存電路，其特征在于：所述靈敏放大器的輸入端連接一組數(shù)據(jù)信號(hào)取反的位線。

4.根據(jù)權(quán)利要求1所述的SRAM輸出鎖存電路，其特征在于：所述靈敏放大器的使能信號(hào)高有效。

5.根據(jù)權(quán)利要求1所述的SRAM輸出鎖存電路，其特征在于：所述預(yù)置位信號(hào)產(chǎn)生電路的輸入信號(hào)為時(shí)鐘信號(hào)。

6.根據(jù)權(quán)利要求1所述的SRAM輸出鎖存電路，其特征在于：所述預(yù)置位信號(hào)為低電平脈沖。

7.根據(jù)權(quán)利要求1所述的SRAM輸出鎖存電路，其特征在于：所述RS鎖存電路包括第二與非門、第三與非門及第二反相器，所述第二與非門及所述第三與非門的輸入端和輸出端分別交叉耦合，所述第二反相器連接于所述第三與非門的輸出端。

8.根據(jù)權(quán)利要求7所述的SRAM輸出鎖存電路，其特征在于：所述第二與非門及所述第三與非門為兩輸入與非門。

9.根據(jù)權(quán)利要求1所述的SRAM輸出鎖存電路，其特征在于：所述靈敏放大器的輸出端連接于所述RS鎖存電路的復(fù)位端，所述預(yù)置位信號(hào)產(chǎn)生電路的輸出端連接于所述RS鎖存電路的置位端。