[發明專利]一種SRAM輸出鎖存電路

有效

• 申請號: 201410216693.8
• 申請日: 2014-05-21
• 公開（公告）號: CN105097016B
• 公開（公告）日: 2018-04-17
• 發明（設計）人: 郝旭丹;方偉;史增博;陳雙文;潘勁東
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 上海光華專利事務所(普通合伙)31219
• 代理人: 李儀萍

技術領域

本發明涉及半導體存儲技術領域，特別是涉及一種SRAM輸出鎖存電路。

背景技術

SRAM(Static Random Access Memory)即靜態隨機存儲器，它是一種具有靜止存取功能的內存，不需要刷新電路即能保存它內部存儲的數據，具有速度快，工作效率高等優點。SRAM一般包括存儲單元陣列和外圍電路，其中，存儲單元陣列是SRAM的核心，用于存儲數據，由存儲單元按行和列排列而成；外圍電路包括地址譯碼器，靈敏放大器，控制電路，緩沖/驅動電路；其中控制電路控制地址譯碼器選擇存儲單元陣列中的存儲單元，并將該單元中存儲的數據通過靈敏放大器放大讀出。

如圖1所示為現有技術中的SRAM輸出鎖存電路1，所述SRAM輸出鎖存電路1包括靈敏放大器11及RS鎖存電路12，所述靈敏放大器11為雙端輸入雙端輸出結構，其輸入端連接一組位線(Bit line)：第一位線BL和第二位線BLB，所述第一位線BL和第二位線BLB傳輸的信號為一組取反的數據信號，所述數據信號從SRAM的存儲單元陣列中被讀取出來并輸入所述靈敏放大器11。由于存儲單元容量有限，所以其輸出電壓表現為小信號，所述靈敏放大器11將從位線上接收到的小信號迅速放大到全電壓范圍的信號并輸出，不必等位線上的小信號一直下降到能夠觸發下一級的邏輯門，再進行下一步的信號處理，以此可提高訪問速度。所述RS鎖存電路12連接于所述靈敏放大器11的輸出端，用于對所述靈敏放大器11輸出的信號進行鎖存。該SRAM輸出鎖存電路1能完成對存儲單元陣列中讀取信號的放大和輸出。

但是，這種結構的SRAM輸出鎖存電路存在一個問題，當第一位線BL輸入的信號為“0”，第二位線BLB輸入的信號為“1”時，輸入信號比較并放大后得到信號“0”，信號“0”被傳輸到RS鎖存電路的復位端，由于與非門的特性，有“0”出“1”，所以無論另一個信號為何值，與非門輸出均為“1”，再通過反相器輸出端Q輸出的值為“0”；但是當第一位線BL輸入的信號為“1”，第二位線BLB輸入的信號為“0”時，輸入信號比較并放大后得到信號“1”，信號“1”被放大后傳輸到RS鎖存電路的復位端，復位端的信號“1”要被輸出必須等置位端的信號“0”通過與非門輸出“1”，該信號“1”再通過交叉耦合與復位端的信號“1”一起輸入到與非門，則復位端的信號“1”需要置位端的信號“0”配合實現輸出。由于RS鎖存電路特性，傳輸信號“1”的時間比傳輸信號“0”的時間長1～2級門延遲時間。

如圖2所示為上述結構的SRAM輸出鎖存電路的波形示意圖，當靈敏放大器11的使能信號SA_Enable有效(從低電平跳變到高電平)時，靈敏放大器11將第一位線BL上的數據和第二位線BLB上的數據進行比較，并將比較結果放大后輸出至第一輸出端DOUT，比較結果的反信號輸出至第二輸出端DOUTB，最終數據通過RS鎖存電路的輸出端Q輸出，輸出信號“1”時延遲時間較長。

隨著CMOS工藝尺寸降低到40nm甚至更低，SRAM對系統設計性能的影響越來越重要，SRAM已經成為制約系統設計時序的關鍵路徑。因此，對于在SRAM訪問時間的任何微小的提升都顯得格外重要，如何減少SRAM數據傳輸的時間，尤其是傳輸信號“1”的時間，提升整個SRAM的訪問時間以優化SRAM的性能，已成為本領域的技術人員亟待解決的問題之一。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種SRAM輸出鎖存電路，用于解決現有技術中SRAM的訪問時間長的問題。

為實現上述目的及其他相關目的，本發明提供一種SRAM輸出鎖存電路，所述SRAM輸出鎖存電路至少包括：

靈敏放大器，預置位信號產生電路，RS鎖存電路；

所述靈敏放大器連接于SRAM存儲單元，用于將所述SRAM存儲單元中輸出的數據信號比較后放大，便于后續電路對所述數據信號的識別；

所述預置位信號產生電路產生預置位信號，使所述RS鎖存電路預先輸出高電平信號；

所述RS鎖存電路連接于所述靈敏放大器及所述預置位信號產生電路，用于鎖存及傳輸所述靈敏放大器輸出的信號。

優選地，所述預置位信號產生電路包括第一反相器和兩輸入的第一與非門，所述第一反相器的輸出端連接于所述第一與非門的一個輸入端，所述第一反相器的輸入端與所述第一與非門的另一個輸入端相連。