[發明專利]提高器件匹配特性的參數化單元

在審

• 申請號: 201410216635.5
• 申請日: 2014-05-22
• 公開（公告）號: CN105095549A
• 公開（公告）日: 2015-11-25
• 發明（設計）人: 張炯;熊濤;徐帆;程玉華
• 申請（專利權）人: 上海北京大學微電子研究院
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及集成電路領域，尤其涉及模擬集成電路設計后端。

背景技術

集成電路設計包括前端設計和后端設計兩個階段，前端設計負責邏輯實現，通常是使用verilog/VHDL之類語言，進行行為級的描述。后端設計是指將前端設計產生的門級網表通過EDA設計工具進行布局布線和進行物理驗證并最終產生供制造用的GDS文件的過程，其主要工作職責有：芯片物理結構分析、邏輯分析、建立后端設計流程、版圖布局布線、版圖編輯、版圖物理驗證、聯絡晶圓廠并提交生產數據。所謂GDS文件，是一種圖形化的文件，是集成電路版圖的一種格式。

隨著混合信號設計復雜性的日趨增加，開發工藝設計工具包（PDK，ProcessDesignKit）并建立驗證參考流程對于降低昂貴的設計反復所帶來的市場風險是非常重要的。一般來說，晶圓廠會根據工藝技術的要求定制PDK的設計組件，每個工藝都會有一套對應的PDK。

PDK是為模擬/混合信號IC電路設計而提供的完整工藝文件集合，是連接IC設計和IC工藝制造的數據平臺。PDK的內容包括：

器件模型（DeviceModel）：由Foundry提供的仿真模型文件；

符號和視圖（Symbols&View）：用于原理圖設計的符號，參數化的設計單元都通過了SPICE仿真的驗證；

組件描述格式（CDF，ComponentDescriptionFormat）和Callback函數：器件的屬性描述文件，定義了器件類型、器件名稱、器件參數及參數調用關系函數集Callback、器件模型、器件的各種視圖格式等；

參數化單元（Pcell，ParameterizedCell）：它由Cadence的SKILL語言編寫，其對應的版圖通過了設計規則檢查（DRC，designrulecheck）和版圖與電路圖（LVS）驗證，方便設計人員進行原理圖驅動的版圖（SchematicDrivenLayout）設計流程；

技術文件（TechnologyFile）：用于版圖設計和驗證的工藝文件，包含GDSII的設計數據層和工藝層的映射關系定義、設計數據層的屬性定義、在線設計規則、電氣規則、顯示色彩定義和圖形格式定義等；

物理驗證規則（PVRule）文件：包含版圖驗證文件DRC/LVS/RC提取，支持Cadence的Diva、Dracula、Assura等。

其中參數化單元（Pcell）中的參數指的就是CDF參數，它們的組合能夠實現用戶定制的所有功能，是PDK的核心部分。實際上，PDK的庫就是指所有參數化單元的合集。具體來說，參數化單元有以下作用：

（1）可以加速插入版圖的數據，避免了單元的重復創建；

（2）節省了物理磁盤的空間，相似部分可以被連接到相同的資源；

（3）避免了因為要維護相同單元的多個版本而發生的錯誤；

（4）實現了層級的編輯功能，不需要為了改變版圖的設計而去改變層級結構。

總之，如果擁有了經過驗證的參數化單元結構、符號及規則等優化集合的PDK，IC設計人員的工作就能從繁瑣易錯的任務中解脫出來而變得高質量且富有效率。

在傳統版圖單元庫中，只存在mos晶體管基本單元，版圖繪制人員在繪制匹配MOS晶體管時，先調用兩個帶參數的mos晶體管，然后再根據電路仿真所確認出來的mos晶體管尺寸參數，對每個mos晶體管的版圖單元進行參數設置，接著根據匹配的原則進行連接與布局，在后期修改過程中，若mos晶體管尺寸有所變化，則改動操作非常繁瑣，而且容易在不經意中發生錯誤。

發明內容

本發明提供了小尺寸匹配晶體管參數化模塊單元，以提高繪制版圖的效率，改善版圖的穩定性。

本發明提供的小尺寸匹配晶體管參數化模塊單元，由兩個固定匹配連接關系的晶體管組成。所述模塊單元提供控制晶體管柵長和柵寬兩個參數，修改所述的兩個參數，可以調整晶體管的尺寸，內部將自動做出相應調整，仍然保持匹配連接關系。

可選的，所述模塊單元中引出六條金屬線，供模塊單元外部電路連接。

可選的，可以隨時調整所述晶體管的柵面積，根據實際版圖允許面積，優化匹配精確度。

可選的，所述模塊單元采用完全的共質心版圖結構。

可選的，所述晶體管左右兩邊加上等距離的陪襯柵極，避免了因多晶硅刻蝕速率不一致引起的失配。

可選的，所述模塊單元中將陪襯管的柵電極與背柵相連，有助于保證晶體管的電學特性不受陪襯管下方形成的偽溝道影響。