[發明專利]用于數據總線的考慮串擾的解碼

有效

• 申請號: 201410216261.7
• 申請日: 2014-03-17
• 公開（公告）號: CN104050119B
• 公開（公告）日: 2017-06-20
• 發明（設計）人: O·B·歐陸瓦菲米;C·斯瑞拉瑪;S·H·霍爾;M·W·萊迪治;J·A·米克斯;P·G·休雷;E·J·懷特
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F13/20
• 分類號: G06F13/20
• 代理公司: 上海專利商標事務所有限公司31100
• 代理人: 何焜

技術領域

本發明一般地涉及用于減小計算設備中的信號線路之間的串擾的技術。更具體地，本發明描述了減小數據總線的信號線路之間的串擾的解碼技術。

背景技術

現代計算設備繼續在更小的設備底座內包括不斷增長的數目的組件。由于底座體積減小，組件之間的數據總線的路由密度增加，其引起了數據總線的信號線路之間的串擾噪聲的相應的增加。串擾趨向于降低總線性能，其趨向于限制數據總線可以成功地在組件之間轉移數據的數據速率。減小數據總線中的串擾的一種方式是增加信號線路間距，其限制了可以達到的小型化的程度。

附圖簡要說明

圖1是具有減小串擾的信令模塊的計算系統的示例的框圖。

圖2是示出總線的驅動和接收端處的信令模塊對的示例的框圖。

圖3是編碼器使用的編碼過程的圖。

圖4是N輸入編碼器使用的編碼矩陣W，其中N對應于該編碼器控制的信號線路的數目。

圖5是解碼器使用的解碼過程的圖。

圖6是N輸入編碼器使用的解碼矩陣I，其中N對應于耦合到該解碼器的信號線路的數目。

圖7是包括比較器和查找表的解碼器的框圖。

圖8是用于給定信號線路的比較器的圖。

圖9表示了用來轉換從比較器提供的數字值并恢復數字數據的查找表。

圖10是概述用于解碼編碼信號的方法的過程過程流程圖。

詳細說明

本文中公開的主題涉及用于在數字系統的組件之間傳送信息的信令技術，例如，主板上的存儲器總線。組件中的每一個可以包括具有編碼塊的輸入/輸出(I/O)發射機以及具有解碼塊的I/O接收機。組件之間被發送的信號被編碼和解碼，以使串擾的負面影響被移除或明顯地減小，并且信號質量被增強。本文中公開的信令技術提供了在封裝、印刷電路板(PCB)、多芯片模塊(MCM)和多芯片封裝(MCP)上的路由密度和總線速度的顯著提高。增加路由密度和總線速度使得更多的功能能夠被設計到更小的體積中，并且幫助促進根據摩爾定律的計算機性能的增長。

在下面的說明書和權利要求中，可以使用術語“耦合”和“連接”以及它們的衍生詞。應被理解的是這些術語并非意在作為彼此的同義詞。相反地，在特定實施例中，“連接”可以被用來表示兩個或多個元件互相之間是直接物理或電聯系的。“耦合”可以表示兩個或多個元件互相之間是直接物理或電聯系的。然而，“耦合”也可以表示兩個或多個元件互相之間不是直接聯系的，但還是互相之間協作或者交互。

圖1是具有減小串擾的信令模塊的計算系統100的示例的框圖。計算系統100可以是，例如，移動電話、膝上型計算機、超極本、臺式計算機、服務器或平板計算機等。計算系統100可以包括適于執行存儲的指令的處理器102，以及存儲可由處理器102執行的指令的存儲器設備104。處理器102可以是單核處理器、多核處理器、計算簇或任何數目的其他配置。處理器102可以被實施為復雜指令集計算機(CSIC)或精簡指令集計算機(RSIC)處理器、x86指令集可計算處理器、多核或任何其他微處理器或中央處理單元(CPU)。在一些實施例中，處理器102包括雙核處理器、雙核移動處理器等。

存儲器設備104可以包括隨機存取存儲器(例如，SRAM、DRAM、零電容器RAM、SONOS、eDRAM、EDO RAM、DDR RAM、RRAM、PRAM等)、只讀存儲器(例如，屏蔽ROM、PROM、EPROM、EEPROM等)、閃存或任何其他合適的存儲器系統。存儲器設備104可以被用來存儲計算機可讀指令，當被處理器執行時，該計算機可讀指令指導處理器完成根據本文中描述的實施例的多種操作。

計算系統100還可以包括處理計算機產生的圖形的圖形處理器106。圖形處理器106被配置為處理涉及將被送到顯示器(沒有被示出)的圖形的生成的存儲器。顯示器可以是計算系統100的內置組件，外部地被連接到計算系統100。計算系統100還可以包括被用來連接和控制附加I/O設備(沒有被示出)的I/O中樞108，例如網絡接口控制器、存儲器存儲設備、用戶輸入設備等。被耦合到I/O中樞108的I/O設備可以是計算系統100的內置組件，或者可以是外部地被連接到計算系統100的設備。