[發明專利]一種同層不同阻抗控制傳輸線的設計方法

在審

• 申請號: 201410210573.7
• 申請日: 2014-05-19
• 公開（公告）號: CN103970956A
• 公開（公告）日: 2014-08-06
• 發明（設計）人: 王素華
• 申請（專利權）人: 浪潮電子信息產業股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 濟南信達專利事務所有限公司 37100
• 代理人: 姜明

技術領域

本發明涉及電子領域，具體地說是一種同層不同阻抗控制傳輸線的設計方法。

背景技術

隨著信號的傳輸速度越來越快，PCIE3.0高達8Gpbs，FDR總線更是高達14Gbps，未來會向25Gbps發展，信號完整性在信號有效傳輸中所占的位置越來越重要。在通道互聯設計中，傳輸線損耗的控制是設計的要點。而傳輸線損耗包括兩部分，導體損耗和介質損耗。介質損耗同板材有關，而導體損耗與傳輸線截面的寬度厚度有關。寬而厚的導線橫截面好于薄而窄的導體截面，有利于減小趨膚效應對導體損耗的影響。高速串行差分信號對多板互聯傳輸鏈路上的各種要素提出了更高的性能要求。對信號完整性的影響因素如阻抗突變，串擾，導體損耗，材料損耗等要求更為嚴格，需要在每個因素上盡量做到最優，為系統設計留出更多的余量。

一般PCIE、SATA、SAS、QDR、FDR等芯片間及板間互連的串行總線，分布在同一板內，阻抗控制有100歐姆，85歐姆。設計高速信號時，為使高速信號在PCB內有效傳輸，必須將PCB板設計為阻抗可控的單板。以電腦主板設計中非常常見的85歐姆，100歐姆同時存在于同一單板同一層面內為例，兩者阻抗差距較大，阻抗控制較難實現。常規的阻抗設計，如果保證85歐姆傳輸線阻抗可控，線寬設計最優，會造成100歐姆傳輸線線寬較窄，而較窄的線寬，隨著信號速率升高，電流集中于導體表面，引起導體損耗問題。這樣的阻抗分布在同一層面，阻抗設計就成為比較困難的事情。如果保證85歐姆的阻抗設計，必然影響100歐姆傳輸線的信號完整性。如何在同一層疊內做到即控制了阻抗，又保證了傳輸線的信號完整性成為值得研究的問題。

發明內容

針對上述技術問題，既要滿足阻抗以保證信號的阻抗連續性，又要減小導體損耗優化信號完整性等問題，本發明提出了一種同層不同阻抗控制傳輸線的設計方法。

本發明所述同層不同阻抗控制傳輸線的設計方法，解決上述技術問題采用的技術方案如下：該傳輸線的設計方法，基于既要滿足阻抗以保證信號的阻抗連續性，又要減小導體損耗優化信號完整性的要求，根據在服務器計算主板上不同阻抗控制傳輸線所共同設置的Plane層的不同，對控制傳輸線的線寬、線距進行不同的設計，在保證低阻抗傳輸線設計最優的前提下，進行高阻抗傳輸線的優化設計；所述高阻抗傳輸線的優化設計包括：人為增大高阻抗傳輸線與計算主板中參考平面的距離，即將高阻抗傳輸線下方的參考平面挖空，使高阻抗傳輸線參考其下方第二層平面，拉大高阻抗傳輸線與參考平面的距離。

本發明所述同層不同阻抗控制傳輸線的設計方法具有的有益效果：通過本方明所述傳輸線的設計方法，能夠實現同層不同阻抗的傳輸線在計算主板中布線的優化設計，滿足了不同傳輸線的阻抗要求，保證了信號的阻抗連續性，同時減小了導體損耗，優化了信號的完整性。

附圖說明

附圖1為實施例1中層疊結構示意圖；

　　附圖2為該方法中85歐姆阻抗計算示意圖；

附圖3為該方法中100歐姆阻抗計算示意圖。

具體實施方式

參照說明書附圖和具體實施例，對本發明的同層不同阻抗控制傳輸線的設計方法作以下詳細地說明。

本發明所述同層不同阻抗控制傳輸線的設計方法，基于既要滿足阻抗以保證信號的阻抗連續性，又要減小導體損耗優化信號完整性的要求，下面通過實施例來詳細說明該方法的設計內容和優點。

實施例1：

附圖1為該實施例中計算主板的層疊結構示意圖，如附圖1所示，在服務器的計算主板中，Plane4(L4)為GND層，Plane5(L5)為SIGNAL層，Plane6(L6)為GND層，Plane7(L7）為POWER、SIGNAL、GND層；其中，85歐姆、100歐姆阻抗線位于Signal5層，上下參考層面分別為Plane4、Plane6；如圖2所示，在本實施例中，85歐姆阻抗線設計為線寬（trace width）5.5Mil、線距（Trace Separation）8Mil、傳輸線厚度（Trace Thickness）1.3Mil，Signal5與Plane4之間距離H1為7 Mil，Signal5與Plane6之間距離H2為5.5 Mil，這種設計保證85歐姆傳輸線阻抗可控，線寬設計最優；