[發明專利]動態隨機存取存儲器裝置的電路及其時脈控制方法

有效

• 申請號: 201410200659.1
• 申請日: 2014-05-13
• 公開（公告）號: CN104183265B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: 黛伯拉·貝爾;卡洛兒·瑪祖德
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063
• 代理公司: 隆天知識產權代理有限公司72003
• 代理人: 蘇捷,向勇

技術領域

本發明涉及一種電路，尤其是關于一種動態隨機存取存儲器裝置的時脈控制電路及其時脈控制方法。

背景技術

現有動態隨機存取存儲器會產生一單周期指令脈沖，并傳輸該單周期指令脈沖于動態隨機存取存儲器中，以達成無間隙讀取及寫入。然而，由于該指令脈沖為單周期寬度，為達成無間隙的存取，動態隨機存取存儲器的指令邏輯必須持續地執行。因此，動態隨機存取存儲器將因該指令邏輯的持續執行而消耗極高的電量。

為了降低動態隨機存取存儲器的電量消耗、縮小電路設計所需面積以及確保正確致能輸出端和終止端，本發明將提供一種用于產生指令及控制時脈的動態隨機存取存儲器裝置的電路及其方法。

發明內容

本發明的一實施例揭示一種動態隨機存取存儲器裝置的電路，包含一指令延展電路及一第一AND電路。該指令延展電路經配置通過延展來自一指令解碼電路的一單周期指令信號以產生至少一多周期指令信號至一延遲鎖回路電路。

該第一AND電路經配置根據該延遲鎖回路電路產生的邏輯信號或該指令解碼電路產生的邏輯信號以判斷是否一時脈信號可被傳送至一輸出控制邏輯電路，該延遲鎖回路電路被配置于該指令延展電路及該輸出控制邏輯電路之間。

該指令延展電路包含一第一觸發器，耦接于該指令解碼電路、一第二觸發器及一第一OR電路，其中該第一觸發器依據來自該指令解碼電路的該單周期指令信號產生一第一延遲信號并將該第一延遲信號傳送至該第二觸發器及該第一OR電路；以及一第三觸發器，耦接于一第二OR電路、該第二觸發器及該第一OR電路，其中該第三觸發器依據來自該第二觸發器的一第二延遲信號及來自該第二OR電路的一重置信號以產生一第三延遲信號并將該第三延遲信號傳送至該第一OR電路。該第二觸發器依據該第一延遲信號及該重置信號以產生該第二延遲信號；該第二OR電路依據一突發長度信號及一第二AND電路的一輸出信號以產生該重置信號；該第二AND電路依據一A12信號及一突發突變信號以產生該輸出信號；該第一OR電路經配置以依據該第一延遲信號、該第二延遲信號、該第三延遲信號及該單周期指令信號以產生該多周期指令信號。

本發明的一實施例揭示一種動態隨機存取存儲器裝置的時脈控制方法，其步驟包含根據一數據啟用延遲移位堆疊的一活躍區域的可利用性或是否接收到一間隙指令信號，而將一邏輯電平轉態；運算該邏輯電平及一時脈信號的一邏輯電平以產生一運算結果；以及根據該運算結果以致能或失能該時脈信號。

上文已經概略地敘述本發明的技術特征，以使下文的本發明詳細描述得以獲得較佳了解。構成本發明的申請專利權利要求范圍標的的其它技術特征將描述于下文。

本發明所屬技術領域中技術人員應可了解，下文揭示的概念與特定實施例可作為基礎而相當輕易地予以修改或設計其它結構或工藝而實現與本發明相同的目的。本發明所屬技術領域中技術人員亦應可了解，這類等效的建構并無法脫離所附的申請專利權利要求范圍所提出的本發明的精神和范圍。

附圖說明

圖1是一示意圖，例示本發明一實施例的動態隨機存取存儲器裝置的時脈控制電路；

圖2是一示意圖，例示本發明一實施例的多周期指令信號及多個時脈；

圖3是一示意圖，例示本發明一實施例的指令延展電路；

圖4是一示意圖，例示該輸出控制邏輯電路的數據啟用延遲移位堆疊；以及

圖5是一流程圖，例示本發明一實施例的動態隨機存取存儲器裝置的時脈控制方法。

其中，附圖標記說明如下：

10????????電路

11????????指令延展電路

12????????數據邏輯電路

13????????第一AND電路

15????????指令解碼電路

17????????延遲鎖回路電路

19????????輸出控制邏輯電路

31????????第一觸發器

32????????第二AND電路

33????????第二觸發器

35????????第三觸發器

37????????第一OR電路

39????????第二OR電路

41????????數據啟用延遲移位堆疊

43????????活躍區域

具體實施方式