[發明專利]一種半導體器件及其制作方法、電子裝置

有效

• 申請號: 201410192788.0
• 申請日: 2014-05-08
• 公開（公告）號: CN105097677B
• 公開（公告）日: 2019-01-22
• 發明（設計）人: 陳金明
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/78
• 分類號: H01L21/78;H01L21/02
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種半導體器件的制作方法，所述方法包括：提供硅襯底；根據預形成懸空硅層的厚度設定硅著陸節距后，圖案化所述硅襯底以形成所述懸空硅層；在所述懸空硅層上形成器件；進行切割工藝。根據本發明的制作方法，不需要使用研磨工藝對芯片進行減薄處理，即可滿足對芯片厚度的要求，有效避免了在研磨制程時對芯片造成的損傷和破壞，提高了產量和良品率，降低了成產成本。

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制作方法、電子裝置。

背景技術

半導體器件的集成度按摩爾定律每18個月翻一翻。隨著半導體產業的深入發展，摩爾定律受到越來越多的阻礙，要實現摩爾定律所付出的成本越來越高，然而人們對于半導體產品高性能的要求卻從未停止。目前，通過改變半導體產品封裝形式的方向尋求提高產品性能的途徑，三維堆疊封裝隨之而產生。

三維堆疊封裝可以在更小的空間內集成更多的半導體芯片，采用三維堆疊封裝的產品擁有更高的性能、更高的可靠性，以及更低的價格。3D疊層封裝采用了混合互連技術，以適應不同元器件間的垂直互連，如芯片與芯片、芯片與圓片、芯片與基板等，可根據需要采用倒裝、引線鍵合和TSV等互連技術進行多芯片的疊層封裝，從而縮短了芯片間的互連長度。

2.5D或3D封裝要求芯片或晶粒(die)足夠薄以應對鍵合和封裝的需要，通常使用背部研磨拋光工藝(polish)來實現晶圓的減薄，而研磨拋光過程經常會導致晶圓的破壞，尤其對于超薄化工藝所要求的減薄晶圓厚度<50μm時，在這個厚度上，硅片很難容忍減薄工藝中的磨削對硅片的損傷及內在應力，其剛性也難以使硅片保持原有的平整狀態，很容易導致晶圓的破損，進而影響產品的合格率，增加生產成本。

因此，為了解決上述技術問題，有必要提出一種新的制作方法。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了克服目前存在問題，本發明實施例一提出一種半導體器件的制作方法，包括：提供硅襯底；根據預形成懸空硅層的厚度設定硅著陸節距后，圖案化所述硅襯底以形成所述懸空硅層；在所述懸空硅層上形成器件；進行切割工藝。

進一步，若預形成所述懸空硅層的厚度較大，則設定較大的硅著陸節距。

進一步，所述較大的硅著陸節距包括一個或多個曝光單元的大小。

進一步，所述曝光單元同時曝光數個晶粒。

進一步，若所述懸空硅層的厚度比較小時，則設定較小的硅著陸節距。

進一步，所述較小的硅著陸節距包括一個晶粒的大小。

進一步，進行所述切割時，切割線要避開硅著陸區，以使所述懸空硅層和所述硅襯底分開。

進一步，所述懸空硅層的制作方法選自等離子體同向刻蝕超薄埋氧層技術、注氫氦技術或真空介質埋層技術。

進一步，所述器件包括用標準MOS工藝制作的MOSFET器件。

本發明實施例二提供一種采用上述方法制作的半導體器件，所述方法不包括研磨減薄步驟。

本發明實施例三提供一種電子裝置，其包括實施例二中所述的半導體器件。

綜上所述，根據本發明的制作方法，不需要使用研磨工藝對芯片進行減薄處理，即可滿足對芯片厚度的要求，有效避免了在研磨制程時對芯片造成的損傷和破壞，提高了產量和良品率，降低了成產成本。

附圖說明