[發明專利]低功耗SRAM單元電路結構

有效

• 申請號: 201410192216.2
• 申請日: 2014-05-08
• 公開（公告）號: CN103971733B
• 公開（公告）日: 2017-04-05
• 發明（設計）人: 張建杰;張泳培
• 申請（專利權）人: 蘇州無離信息技術有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 上海申新律師事務所31272
• 代理人: 劉懿

技術領域

本發明涉及靜態存儲器領域，具體而言，涉及一種低功耗SRAM單元電路結構。

背景技術

CMOS集成電路工藝中的靜態存儲器（SRAM），一般由6個管子組成，這一結構面積較小，但由于這一單元在讀寫的時候都會受到干擾，從而對工作電壓提出了較高的要求，已經成為集成電路SOC中降低工作電壓，降低功耗的難點。

參照圖1所示，最常見的SRAM存儲單元由6個MOS構成，WL表示字線，BL/BLB表示位線。讀的時候WL打開，存儲端為“0”的位線將緩慢下拉，當BL和BLB的電壓差到達一定的數值以后，靈敏放大器會將數據讀出。這個存儲單元會有一些干擾和競爭的問題。

現有技術對干擾問題進行了改進。參照圖2所示，是一個類似消除讀干擾的發明，它的問題是沒有消除寫的競爭。

現有的利用6個MOS組成的SRAM單元，寫的時候，連接WL的Pass gate會和上拉的PMOS競爭，讀的時候，WL打開，傳輸管會和下拉管形成分壓，使“0”值升高，降低了靜態噪聲容限，這些都使傳統6T SRAM的工作電壓不能太低，是整個芯片工作電壓降低的瓶頸，也是降低功耗的瓶頸。

發明內容

本發明的目的在于克服現有技術存在的以上問題，提供一種低功耗SRAM單元電路結構，。

為實現上述技術目的，達到上述技術效果，本發明通過以下技術方案實現：

一種低功耗SRAM單元電路結構，包括由四個MOS管構成的鎖存器，所述鎖存器兩側為門控管，鎖存器一端通過一寫字線管連接電源，另一端通過一反信號管接地。

進一步的，所述寫字線管為PMOS管，所述反信號管為NMOS管。

進一步的，還包括第一讀取管、第二讀取管，所述第二讀取管接地，第二讀取管柵極連接于所述一側的門控管與鎖存器之間。

進一步的，所述第一讀取管、第二讀取管為NMOS管。

本發明的有益效果是:

本發明在寫的時候，利用WWL和WWLB把中間鎖存器的電源完全關死，從而有效避免了寫的競爭，當電壓寫入存儲節點后，寫字線變低，門控管關斷，而電源和地的開關打開，鎖存器將自發穩定在寫入的狀態。讀的時候則利用單獨的兩個下拉讀取管，使得讀的時候對存儲的數據完全沒有影響。這樣這一存儲單元的工作電壓能做到和普通邏輯電路（nand，nor，inverter）等完全一樣的低電壓。

本發明電路簡單，控制容易。整個工作電壓可以降低到和普通數字邏輯電路完全一樣，從而大大減小工作功耗。對SRAM寫電路的驅動能力要求降低，可以簡化相關電路設計。對SRAM讀電路的靈敏放大器（sense amplifier）要求降低，可以簡化相關電路設計。

上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段，并可依照說明書的內容予以實施，以下以本發明的較佳實施例并配合附圖詳細說明如后。本發明的具體實施方式由以下實施例及其附圖詳細給出。

附圖說明

此處所說明的附圖用來提供對本發明的進一步理解，構成本申請的一部分，本發明的示意性實施例及其說明用于解釋本發明，并不構成對本發明的不當限定。在附圖中：

圖1為現有技術的SRAM單元電路結構圖一；

圖2為現有技術的SRAM單元電路結構圖二；

圖3為本發明所述的低功耗SRAM單元電路結構圖。

具體實施方式

下面將參考附圖并結合實施例，來詳細說明本發明。

參照圖3所示，一種低功耗SRAM單元電路結構，包括由四個MOS管構成的鎖存器1，所述鎖存器1兩側為門控管2，鎖存器1一端通過一寫字線管5連接電源，字線管5的柵極接到寫字線WWL上，鎖存器1另一端通過一反信號管6接地，信號管6的柵極接到寫字線WWL的反信號WWLB上。

還包括第一讀取管3、第二讀取管4，所述第二讀取管4接地，第二讀取管4柵極連接于所述一側的門控管2與鎖存器1之間所述第一讀取管的柵極連接于讀字線RWL上，第一讀取管的漏極連接于讀位線RBL上。

所述寫字線管5為PMOS管，所述反信號管6為NMOS管。

所述第一讀取管3、第二讀取管4為NMOS管。