[發明專利]基于單元庫的集成電路設計方法及其結構

有效

• 申請號: 201410187054.3
• 申請日: 2014-05-05
• 公開（公告）號: CN103955582B
• 公開（公告）日: 2018-08-24
• 發明（設計）人: 趙立新;俞大立;柳雅琳;莊群峰
• 申請（專利權）人: 格科微電子(上海)有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50;H01L27/02
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 鄭立柱

本發明公開了一種基于單元庫的集成電路設計方法，該方法包括：步驟A.建立包含有若干單元塊的單元庫，所述單元塊具有沿第一方向、第二方向延伸的單元區域，所述單元區域的底層包含具有有源區域、擴散區域及柵極帶區域的MOS管區域；所述單元區域的導體層包含有若干導體、電源線、地線；通過設置所述單元塊的至少一個區域因子，從而在所述單元塊中的導體層預留至少一條第一金屬走線的布線空間；步驟B.布局至少一個所述單元塊于版圖中，對所述單元塊進行金屬走線繞線，其中，基于所述單元塊中預留的布線空間，在所述單元塊的內部進行第一金屬走線繞線。通過采用本方法，能夠增加走線資源10?15％，并且減小電源地線的電阻，增加電流強度。

技術領域

本發明涉及集成電路領域，尤其是一種基于單元庫的集成電路設計方法及其結構。

背景技術

目前，集成電路(IC)正在向高速化、小型化以及低功耗化的方向發展。在集成電路制造過程中，很多的IC制造企業會向IC設計企業提供符合其工藝標準的標準單元庫電路，以便于IC設計企業使用。這些由IC制造企業提供的單元庫電路往往具有較大的面積，不利于減小晶圓的面積，并導致IC的生產成本提升。

由于IC制造企業提供的標準單元庫電路往往是在最小尺寸的條件下進行設計，因此，如果擅自改動這些標準單元庫電路，可能會導致改動后的電路不符合IC制造企業的工藝標準。

因此，如何基于現有的工藝標準對這些單元庫電路進行改進，從而減小其面積，并且增加走線資源，是當前急需解決的一個技術問題。

發明內容

基于以上考慮，如果提出一種能夠基于現有工藝，而提升走線資源的方法將是非常有利的。

根據本發明的一方面，提出了一種基于單元庫的集成電路設計方法，包括：步驟A.建立包含有若干單元塊的單元庫，所述單元塊具有沿第一方向、第二方向延伸的單元區域，所述單元區域的底層包含具有有源區域、擴散區域及柵極帶區域的MOS管區域；所述單元區域的導體層包含有若干導體、電源線、地線；通過設置所述單元塊的至少一個區域因子，從而在所述單元塊中的導體層預留至少一條第一金屬走線的布線空間，其中，所述區域因子包括所述單元塊中所述電源線的寬度、地線的寬度、導體的位置、導體的寬度、有源區域的位置、有源區域的尺寸中的一種；步驟B.布局至少一個所述單元塊于版圖中，對所述單元塊進行金屬走線繞線，其中，基于所述單元塊中預留的布線空間，在所述單元塊的內部進行第一金屬走線繞線。

根據本發明的一個實施例，所述電源線具有第一寬度，所述地線具有第二寬度，其中，所述步驟A中還包括：設置所述第一寬度和/或第二寬度的值，以在所述單元塊中預留至少一條第一金屬走線的布線空間。

根據本發明的一個實施例，所述的步驟B后，還包括步驟C：檢測所述第一金屬走線繞線的范圍，并基于該檢測結果，增加未布設第一金屬走線的所述電源線的寬度為第三寬度，和/或增加未布設第一金屬走線的所述地線的寬度為第四寬度，從而增加單位面積走線的效率。

根據本發明的一個實施例，所述的步驟A中，拉伸所述單元區域的長度與寬度，實現所述單元塊的內部預留有至少一條第一金屬走線的布線空間。

根據本發明的一個實施例，所述的步驟A中，縮小所述導體之間距離，實現所述單元塊的內部預留有至少一條第一金屬走線的布線空間。

根據本發明的一個實施例，所述導體層包含至少三層不同的導體，所述步驟B中還包括選擇性地在每一層進行相應的金屬走線繞線。

根據本發明的一個實施例，通過所述第一金屬走線電學連通相鄰所述單元塊之間的輸入和/或輸出，從而增加所述導體層中的其他層的金屬走線資源。

根據本發明的一個實施例，所述的步驟B中，還包括通過預設的網表布局所述單元塊于版圖中。

根據本發明的一個實施例，所述第三寬度為第一寬度的三至六倍，所述第四寬度為第二寬度的三至六倍。