[發明專利]一種FINFET制造方法

在審

• 申請號: 201410185412.7
• 申請日: 2014-05-04
• 公開（公告）號: CN105097528A
• 公開（公告）日: 2015-11-25
• 發明（設計）人: 劉云飛;尹海洲;張珂珂
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙) 11370
• 代理人: 朱海波

技術領域

本發明涉及一種半導體器件制造方法，具體地，涉及一種FINFET制造方法。

技術背景

隨著半導體器件的尺寸按比例縮小，出現了閾值電壓隨溝道長度減小而下降的問題，也即，在半導體器件中產生了短溝道效應。為了應對來自半導體涉及和制造方面的挑戰，導致了鰭片場效應晶體管，即FinFET的發展。

溝道穿通效應(Channelpunch-througheffect)是場效應晶體管的源結與漏結的耗盡區相連通的一種現象。當溝道穿通，就使源/漏間的勢壘顯著降低，則從源往溝道即注入大量載流子，并漂移通過源-漏間的空間電荷區、形成一股很大的電流；此電流的大小將受到空間電荷的限制，是所謂空間電荷限制電流。這種空間電荷限制電流是與柵壓控制的溝道電流相并聯的，因此溝道穿通將使得通過器件的總電流大大增加；并且在溝道穿通情況下，即使柵電壓低于閾值電壓，源-漏間也會有電流通過。這種效應是在小尺寸場效應晶體管中有可能發生的一種效應，且隨著溝道寬度的進一步減小，其對器件特性的影響也越來越顯著。

在FinFET中，通常采用對溝道下方的鰭片部分進行重摻雜來抑制溝道穿通效應。目前通用的摻雜方法是離子注入形成所需重摻雜區，然而，離子注入的深度難以精確控制，同時會對溝道表面造成損傷，為了消除損傷，通常會在溝道表面形成一層薄氧化層，增加了工藝復雜度。

另一種形成穿通阻擋層的方法是側向散射，即不直接向溝道底部注入雜質，而是向鰭片兩側的隔離層注入所需雜質，通過側向散射在溝道底部形成穿通阻擋層。這種方法有效的減小了直接離子注入在溝道中引入的缺陷和雜質，改善了器件的性能，然而，由于形成散射所需的離子注入能量和劑量都比較大，這種方法會不可避免的損傷形成隔離層的電介質特性。

發明內容

針對上述問題，本發明提供了一種FINFET制作方法，能有效的抑制穿通電流而不影響器件其他特性。具體地，本發明提供的制造方法包括以下步驟：

a.提供半導體襯底，在所述襯底上形成第一鰭片；

b.在所述第一鰭片上覆蓋掩膜層；

c.在所述半導體襯底中形成穿通阻擋層；

d.以第一鰭片和掩膜層為掩膜依次對所述通阻擋層和所述半導體襯底的一部分進行刻蝕，將所述第一鰭片擴展成第二鰭片，并去除掩膜；

e.在所述半導體襯底上形成溝槽隔離結構，在第二鰭片上形成源漏區，在所述半導體襯底和第二鰭片上形成柵極疊層和層間介質層。

其中，在步驟a中，所述第一鰭片的高度取決于要形成的第二鰭片的預定高度與隔離層的高度差；所述第一鰭片的高度為30～50nm，厚度為10～30nm。

其中，在步驟b中，形成所述掩膜層的材料為氮化硅和/或氧化硅。其中，在步驟c中，所述穿通阻擋層位于第一鰭片底部，其靠近襯底的邊界設定為位于要形成的第二鰭片之內。

其中，在步驟c中，形成穿通阻擋層的方法為側向散射；形成所述穿通阻擋層的雜質類型與襯底相同；所述穿通阻擋層的雜質濃度為1e17cm^-3～1e19cm^-3。

根據本發明提供的FINFET制作方法，分兩次刻蝕鰭片，第一次刻蝕使得鰭片高度等于溝道有效高度，保留其余部分的硅材料，以氮化硅為掩膜對其進行摻雜離子注入，并退火形成穿通阻擋層；第二次刻蝕使鰭片達到實際需要的高度，之后再形成隔離層、源漏區等部分。本發明采用摻雜離子的側向散射的方法形成穿通阻擋層，同時利用襯底材料作為散射雜質的載體，并在形成穿通阻擋層之后去除該部分材料而形成隔離層，有效地解決了側向散射時引入隔離層的雜質和損傷，極大地改善了器件性能。

附圖說明

通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發明的其它特征、目的和優點將會變得更明顯：

圖1～圖6為根據本發明的一個具體實施方式的MOS器件各個制造階段的剖面圖；

圖7為本發明的一個具體實施方式的FinFET的在制作完成后的三維立體圖；

附圖中相同或相似的附圖標記代表相同或相似的部件。

具體實施方式

為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明的實施例作詳細描述。

下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。