[發明專利]一種FinFET制造方法

有效

• 申請號: 201410185066.2
• 申請日: 2014-05-04
• 公開（公告）號: CN105097527B
• 公開（公告）日: 2018-08-10
• 發明（設計）人: 張珂珂;尹海洲;劉云飛
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙) 11370
• 代理人: 朱海波

本發明提供了一種FinFET制造方法，包括：a.提供襯底，并在所述襯底上形成鰭片；b.所述鰭片兩側的襯底上形成隔離層；c.在被所述隔離層覆蓋的部分鰭片中形成穿通阻擋層，使所述穿通阻擋層中的雜質濃度峰值所在的位置低于所述隔離層表面；d.對所述隔離層進行刻蝕，使其表面與所述穿通阻擋層雜質濃度峰值所在的位置平齊；e.在所述鰭片兩端分別形成源漏區，跨過所述鰭片中部形成柵極結構，并在所述隔離層上方填充層間介質層。通過本發明提供的方法，有效的優化了PTSL分布，提高了器件性能。

技術領域

本發明涉及一種半導體器件制造方法，具體地，涉及一種FinFET制造方法。

技術背景

隨著半導體器件的尺寸按比例縮小，出現了閾值電壓隨溝道長度減小而下降的問題，也即，在半導體器件中產生了短溝道效應。為了應對來自半導體涉及和制造方面的挑戰，導致了鰭片場效應晶體管，即FinFET的發展。

溝道穿通效應是場效應晶體管的源結與漏結的耗盡區相連通的一種現象。當溝道穿通，就使源/漏間的勢壘顯著降低，則從源往溝道注入大量載流子，并漂移通過源-漏間的空間電荷區、形成一股很大的電流；此電流的大小將受到空間電荷的限制，是所謂空間電荷限制電流。這種空間電荷限制電流是與柵壓控制的溝道電流相并聯的，因此溝道穿通將使得通過器件的總電流大大增加；并且在溝道穿通情況下,即使柵電壓低于閾值電壓，源-漏間也會有電流通過。這種效應是在小尺寸場效應晶體管中有可能發生的一種效應，且隨著溝道長度的進一步減小，其對器件特性的影響也越來越顯著。

在FinFET中，通常采用對溝道下方的鰭片部分進行重摻雜，即形成穿通阻擋層，來抑制溝道穿通效應。形成PTSL的方法一般有兩種，比較常用的是通過直接離子注入的方法在溝道底部形成重摻雜區域。這種方法形成的PTSL分布范圍較大，往往會在溝道中引入雜質，同時離子注入的過程本身也會在溝道中形成缺陷，影響器件性能。另一種方法是通過側向散射的方法形成PTSL，也就是不向溝道中直接進行離子注入，而是將雜質注入鰭片兩側的隔離層中。因為鰭片本身很薄，由于載流子本身的散射作用，雜質會從隔離層中擴散至鰭片中，形成PTSL分布。

由于離子注入本身的特點，當雜質注入隔離層中時，雜質并非準確的位于某一區域，而是形成一定的分布，如圖1所示。我們希望PTSL分布的濃度峰值區域位于溝道底部，以便能更好的抑制穿通電流。然而在側向散射形成PTSL的工藝中，溝道底部，也就是隔離層表面處的摻雜濃度總是最小的，雜質分布的峰值往往離溝道底部較遠；若增大隔離層表面處的摻雜濃度，那么整體的雜質濃度都將增大，且分布會加寬，這對于器件來說是不希望看到的。

發明內容

本發明提供了一種FinFET制造方法，有效的優化了PTSL分布，使其很好的集中在穿通電流產生的地方，同時不影響器件的其他性能。具體的，該方法包括：

a.提供襯底，并在在所述襯底上形成鰭片；

b.所述鰭片兩側的襯底上形成隔離層；

c.在被所述隔離層覆蓋的部分鰭片中形成穿通阻擋層，使所述穿通阻擋層中的雜質濃度峰值所在的位置低于所述隔離層表面；

d.對所述隔離層進行刻蝕，使其表面與所述穿通阻擋層雜質濃度峰值所在的位置平齊；

e.在所述鰭片兩端分別形成源漏區，跨過所述鰭片中部形成柵極結構，并在所述隔離層上方填充層間介質層。

所述形成穿通阻擋層包括：通過離子注入的方法將雜質粒子注入到隔離層中，從而雜質離子通過側向散射進入到鰭片中。

其中，對于N型器件，形成所述穿通阻擋層的雜質為硼；對于P型器件，形成所述穿通阻擋層的雜質為磷。

其中，所述刻蝕去除的隔離層的厚度為5～25nm。