[發(fā)明專利]一種基于FPGA的數(shù)字視頻圖像實(shí)時(shí)縮放處理方法

有效

• 申請?zhí)枺?/td>: 201410181570.5
• 申請日: 2014-04-30
• 公開（公告）號: CN103929599B
• 公開（公告）日: 2017-01-25
• 發(fā)明（設(shè)計(jì)）人: 趙旦峰;梁明珅;王博;高敬鵬;占貞強(qiáng);李健;李恩成;胡博;田海
• 申請（專利權(quán)）人: 哈爾濱工程大學(xué)
• 主分類號: H04N5/262
• 分類號: H04N5/262;H04N5/268;G06T3/40
• 代理公司: 哈爾濱市松花江專利商標(biāo)事務(wù)所23109
• 代理人: 岳泉清

技術(shù)領(lǐng)域

本發(fā)明涉及一種圖像處理方法。

背景技術(shù)

隨著視頻顯示技術(shù)和顯示終端制造技術(shù)的不斷發(fā)展，各類視頻應(yīng)用所要求的分辨率以及顯示終端的尺寸都在不斷提高，不但出現(xiàn)了1920*1080以及更高的分辨率，而且顯示終端的尺寸也不斷的突破制造工藝的極限，尤其是屏幕拼接技術(shù)和投影融合技術(shù)的出現(xiàn)更是進(jìn)一步提高了顯示終端的顯示分辨率和尺寸。同時(shí)，現(xiàn)代化的媒體宣傳、櫥窗展示以及公眾演示等應(yīng)用使得分布式視頻顯示技術(shù)得以工程化。隨著這類應(yīng)用的日益推廣，人們開始追求單個(gè)視頻顯示節(jié)點(diǎn)的高清以及更高分辨率的視頻顯示，甚至某些由屏幕拼接系統(tǒng)和投影融合系統(tǒng)構(gòu)成的大型視頻顯示節(jié)點(diǎn)也被部署在分布式視頻顯示系統(tǒng)中，這大大提高了單個(gè)視頻節(jié)點(diǎn)的視頻數(shù)據(jù)吞吐量和運(yùn)算量。

這些顯示技術(shù)和需求，不僅包括如何以更大的屏幕來顯示更高分辨率的視頻信息，還包括如何將低(高)分辨率的視頻信息實(shí)時(shí)的放大(縮小)顯示到相應(yīng)的高(低)分辨率顯示屏幕上。由此不難看出，視頻顯示技術(shù)的發(fā)展已經(jīng)不再僅僅受制于顯示技術(shù)本身，而是在某些應(yīng)用中更多的受制于所需視頻信息的質(zhì)量、實(shí)時(shí)性以及處理方式和處理芯片的運(yùn)算能力。

目前，隨著集成電路制造技術(shù)的不斷發(fā)展，傳統(tǒng)上以提高系統(tǒng)頻率來提升性能為主要途徑的技術(shù)遇到致命的瓶頸，即功耗與散熱的問題。由于CMOS晶體管特征尺寸的縮小導(dǎo)致單位面積上晶體管數(shù)目的增加，加上時(shí)鐘頻率的提升，使得單位面積上晶體管漏電流不斷增大。研究表明，處理器性能每提升l％，功耗將增加3％。如果按照這種趨勢發(fā)展而不采取其他降低功耗的措施的話，在2015年，集成電路每平方厘米面積上的功耗密度將達(dá)到上千瓦，由此而導(dǎo)致的熱量積聚將使得芯片根本無法工作。

發(fā)明內(nèi)容

本發(fā)明是為了解決現(xiàn)有單核高分辨率視頻縮放方法，對硬件性能要求高、功耗大的問題，提出了一種基于FPGA的數(shù)字視頻圖像實(shí)時(shí)縮放處理方法。

本發(fā)明所述一種基于FPGA的數(shù)字視頻圖像實(shí)時(shí)縮放處理方法，該方法的具體步驟為：

步驟一、對接收的視頻信號進(jìn)行視頻采集處理，獲得數(shù)字視頻信號，并將獲得的視頻信號輸入至FPGA模塊；

步驟二、FPGA模塊對接收的數(shù)字視頻信號根據(jù)終端顯示器的個(gè)數(shù)m做一次分割處理，將數(shù)字視頻信號分割成m路預(yù)處理多核縮放數(shù)據(jù)；其中m≥1，m為整數(shù)；

步驟三、根據(jù)視頻信號的最高像素速率要求，選擇縮放核類型和單個(gè)縮放模塊中縮放核個(gè)數(shù)n；n≥1，n為整數(shù)；

所述中縮放核個(gè)數(shù)n的確定方法為：

每個(gè)縮放模塊中所需要的縮放核個(gè)數(shù)n為：

當(dāng)縮放模塊工作于放大模式時(shí)：

當(dāng)縮放模塊工作于縮小模式時(shí)

I_sdeal為每個(gè)縮放核的最高像素吞吐速率；fps為顯示終端和輸入視頻的刷新率；

顯示終端分辨率×fps為：放大模式下縮放模塊需要處理的視頻像素速率；

輸入視頻分辨率×fps為：縮小模式下縮放模塊需要處理的視頻像素速率；

步驟四、根據(jù)步驟三獲得的縮放核個(gè)數(shù)n，將每路預(yù)處理多核縮放數(shù)據(jù)分割成n等分，并將分割后的縮放后的n分?jǐn)?shù)據(jù)分別發(fā)送至n個(gè)縮放核進(jìn)行圖像縮放；

步驟五、將每個(gè)縮放核處理后的視頻信號，按照像素在幀內(nèi)的先后順序進(jìn)行匯總合并，獲得m路多核縮放數(shù)據(jù)并輸出，實(shí)現(xiàn)基于FPGA的數(shù)字視頻圖像實(shí)時(shí)縮放處理。

本發(fā)明采用多核并行處理方法，減小單核FPGA的計(jì)算量，在權(quán)衡運(yùn)算速度的基礎(chǔ)上，合理地增加FPGA的使用資源，可以實(shí)時(shí)輸出，在硬件上可實(shí)現(xiàn)。針對縮放后數(shù)字視頻圖像分辨率的不同，本發(fā)明可自適應(yīng)地調(diào)整縮放過程中所用的FPGA縮放核個(gè)數(shù)，同時(shí)對于顯示終端所用的顯示器或投影設(shè)備個(gè)數(shù)可配置，對于待放大或縮小視頻圖像分辨率的不同，本發(fā)明具有良好的普適性和可移植性，本發(fā)明有效地降低了對硬件性能或外部環(huán)境的依賴程度，降低了系統(tǒng)的功耗，且采用本發(fā)明所述方法，系統(tǒng)功耗與現(xiàn)有單核高分辨率視頻縮放方法相比，同比降低了20％。

附圖說明

圖1為本發(fā)明所述的一種基于FPGA的數(shù)字視頻圖像實(shí)時(shí)縮放處理方法的流程圖；

圖2為具體實(shí)施方式四所述的實(shí)施例的原理框圖；

圖3為待運(yùn)算點(diǎn)映射到原始圖像中位置示意圖；

圖4為圖像分割方法示意圖；

圖5為具體實(shí)施方式四和具體實(shí)施方式五分割效果圖示意圖；

圖6為具體實(shí)施方式七分割效果圖示意圖。

具體實(shí)施方式