[發明專利]一種基于FPGA的數字視頻圖像實時縮放處理方法

有效

• 申請號: 201410181570.5
• 申請日: 2014-04-30
• 公開（公告）號: CN103929599B
• 公開（公告）日: 2017-01-25
• 發明（設計）人: 趙旦峰;梁明珅;王博;高敬鵬;占貞強;李健;李恩成;胡博;田海
• 申請（專利權）人: 哈爾濱工程大學
• 主分類號: H04N5/262
• 分類號: H04N5/262;H04N5/268;G06T3/40
• 代理公司: 哈爾濱市松花江專利商標事務所23109
• 代理人: 岳泉清

1.一種基于FPGA的數字視頻圖像實時縮放處理方法，其特征在于，該方法的具體步驟為：

步驟一、對接收的視頻信號進行視頻采集處理，獲得數字視頻信號，并將獲得的視頻信號輸入至FPGA模塊；

步驟二、FPGA模塊對接收的數字視頻信號根據終端顯示器的個數m做一次分割處理，將數字視頻信號分割成m路預處理多核縮放數據；其中m≥1，m為整數；

步驟三、根據視頻信號的最高像素速率要求，選擇縮放核類型和單個縮放模塊中縮放核個數n；n≥1，n為整數；

所述中縮放核個數n的確定方法為：

每個縮放模塊中所需要的縮放核個數n為：

當縮放模塊工作于放大模式時：

當縮放模塊工作于縮小模式時：

I_sdeal為每個縮放核的最高像素吞吐速率；fps為顯示終端和輸入視頻的刷新率；

顯示終端分辨率×fps為：放大模式下縮放模塊需要處理的視頻像素速率；

輸入視頻分辨率×fps為：縮小模式下縮放模塊需要處理的視頻像素速率；

步驟四、根據步驟三獲得的縮放核個數n，將每路預處理多核縮放數據分割成n等分，并將分割后的縮放后的n分數據分別發送至n個縮放核進行圖像縮放；

步驟五、將每個縮放核處理后的視頻信號，按照像素在幀內的先后順序進行匯總合并，獲得m路多核縮放數據并輸出，實現基于FPGA的數字視頻圖像實時縮放處理。

2.根據權利要求1所述的一種基于FPGA的數字視頻圖像實時縮放處理方法，其特征在于，縮放核類型包括采用雙線性插值縮放算法的縮放核和雙三次插值縮放算法的縮放核。

3.根據權利要求1所述的一種基于FPGA的數字視頻圖像實時縮放處理方法，其特征在于，步驟一所述的對接收的視頻信號進行視頻采集處理的方法為：

采用解碼器對采集的數字視頻信號進行解碼；

或采用模數轉換電路將采集的模擬視頻信號轉換成數字視頻信號。