[發(fā)明專利]基于DSP芯片的FFT加速器

有效

• 申請(qǐng)?zhí)枺?/td>: 201410174795.8
• 申請(qǐng)日: 2014-04-28
• 公開(kāi)（公告）號(hào): CN103955447B
• 公開(kāi)（公告）日: 2017-04-12
• 發(fā)明（設(shè)計(jì)）人: 劉宗林;雷元武;郭陽(yáng);陳書明;魯建壯;彭元喜;吳虎成;羅恒;孫永節(jié);陳躍躍;陳小文;孫書為
• 申請(qǐng)（專利權(quán)）人: 中國(guó)人民解放軍國(guó)防科學(xué)技術(shù)大學(xué)
• 主分類號(hào): G06F17/14
• 分類號(hào): G06F17/14
• 代理公司: 湖南兆弘專利事務(wù)所(普通合伙)43008
• 代理人: 周長(zhǎng)清

1.一種基于DSP芯片的FFT加速器，其特征在于，包括：

模式配置模塊(1)，用于從DSP內(nèi)核接收數(shù)據(jù)地址、運(yùn)算規(guī)模N＝2^k及運(yùn)算次數(shù)M的配置數(shù)據(jù)，輸出至FFT運(yùn)算控制模塊(2)及數(shù)據(jù)訪問(wèn)控制模塊(3)；

FFT運(yùn)算控制模塊(2)，用于判斷運(yùn)算規(guī)模N是否大于閾值N₁，若為否，控制FFT計(jì)算模塊(4)進(jìn)行N點(diǎn)一維FFT運(yùn)算；若為是，控制FFT計(jì)算模塊(4)進(jìn)行N₁*N₂的二維FFT運(yùn)算，其中N＝N₁*N₂，N₁為FFT計(jì)算模塊(4)能夠直接支持的最大FFT運(yùn)算規(guī)模且N₁大于或等于N₂，輸出控制信號(hào)至FFT計(jì)算模塊(4)；

數(shù)據(jù)訪問(wèn)控制模塊(3)，用于FFT計(jì)算模塊(4)執(zhí)行運(yùn)算時(shí)，根據(jù)數(shù)據(jù)地址控制以DMA方式從存儲(chǔ)器中讀取出運(yùn)算數(shù)據(jù)至FFT計(jì)算模塊(4)，并將FFT計(jì)算模塊(4)輸出的運(yùn)算結(jié)果存儲(chǔ)回存儲(chǔ)器中；

FFT計(jì)算模塊(4)，用于根據(jù)FFT運(yùn)算控制模塊(2)輸出的控制信號(hào)并行執(zhí)行FFT運(yùn)算；進(jìn)行一維FFT運(yùn)算時(shí)，并行執(zhí)行N點(diǎn)的一維FFT運(yùn)算；進(jìn)行二維FFT運(yùn)算時(shí)，并行執(zhí)行N₂次N₁點(diǎn)的列方向一維FFT計(jì)算，對(duì)計(jì)算結(jié)果進(jìn)行旋轉(zhuǎn)因子補(bǔ)償，再并行執(zhí)行N₁次N₂點(diǎn)的行方向一維FFT計(jì)算，完成N點(diǎn)的FFT運(yùn)算。

2.根據(jù)權(quán)利要求1所述的基于DSP芯片的FFT加速器，其特征在于：還包括分別與數(shù)據(jù)訪問(wèn)控制模塊(3)、FFT計(jì)算模塊(4)的輸出端連接的數(shù)據(jù)格式轉(zhuǎn)換模塊(5)，所述數(shù)據(jù)格式轉(zhuǎn)換模塊(5)用于當(dāng)數(shù)據(jù)訪問(wèn)控制模塊(3)讀取的運(yùn)算數(shù)據(jù)為定點(diǎn)格式時(shí)將運(yùn)算數(shù)據(jù)轉(zhuǎn)換為浮點(diǎn)格式，輸出至FFT計(jì)算模塊(4)，并將FFT計(jì)算模塊(4)輸出的運(yùn)算結(jié)果轉(zhuǎn)換為對(duì)應(yīng)的定點(diǎn)格式后輸出回?cái)?shù)據(jù)訪問(wèn)控制模塊(3)。

3.根據(jù)權(quán)利1或2所述的基于DSP芯片的FFT加速器，其特征在于：所述FFT計(jì)算模塊(4)包括兩個(gè)并行的FFT執(zhí)行子模塊以及分別與兩個(gè)FFT執(zhí)行子模塊連接的CORDIC補(bǔ)償旋轉(zhuǎn)因子計(jì)算子模塊(43)；兩個(gè)所述FFT執(zhí)行子模塊并行執(zhí)行兩組數(shù)據(jù)的FFT計(jì)算，其中每一組數(shù)據(jù)為規(guī)模小于或等于N₁點(diǎn)的數(shù)據(jù)，所述CORDIC補(bǔ)償旋轉(zhuǎn)因子計(jì)算子模塊(43)根據(jù)數(shù)據(jù)地址及運(yùn)算規(guī)模N采用CORDIC算法計(jì)算補(bǔ)償旋轉(zhuǎn)因子，分別輸出至兩個(gè)所述FFT執(zhí)行子模塊。

4.根據(jù)權(quán)利3所述的基于DSP芯片的FFT加速器，其特征在于：每個(gè)所述FFT執(zhí)行子模塊包括FFT計(jì)算控制單元(411)、數(shù)據(jù)存儲(chǔ)單元(412)、并行蝶形運(yùn)算單元(413)以及旋轉(zhuǎn)因子存儲(chǔ)單元(414)；所述FFT計(jì)算控制單元(411)接收FFT運(yùn)算控制模塊(2)輸出的控制信號(hào)，控制并行蝶形運(yùn)算單元(413)及CORDIC補(bǔ)償旋轉(zhuǎn)因子計(jì)算子模塊(43)的啟動(dòng)；所述數(shù)據(jù)存儲(chǔ)單元(412)存儲(chǔ)并行蝶形運(yùn)算單元(413)待輸入的運(yùn)算數(shù)據(jù)以及待輸出的運(yùn)算結(jié)果；所述并行蝶形運(yùn)算單元(413)并行執(zhí)行一組數(shù)據(jù)的蝶形運(yùn)算或補(bǔ)償旋轉(zhuǎn)因子計(jì)算，由所述旋轉(zhuǎn)因子存儲(chǔ)單元(414)存儲(chǔ)蝶形運(yùn)算時(shí)的旋轉(zhuǎn)因子。

5.根據(jù)權(quán)利4所述的基于DSP芯片的FFT加速器，其特征在于：所述并行蝶形運(yùn)算單元(413)包括兩個(gè)并行的蝶形運(yùn)算部件。

6.根據(jù)權(quán)利5所述的基于DSP芯片的FFT加速器，其特征在于：每個(gè)所述蝶形運(yùn)算部件包括多個(gè)IEEE-754標(biāo)準(zhǔn)的單精度浮點(diǎn)乘法器、多個(gè)單精度浮點(diǎn)加/減法器。

7.根據(jù)權(quán)利6所述的基于DSP芯片的FFT加速器，其特征在于：所述單精度浮點(diǎn)乘法器為4個(gè)，所述單精度浮點(diǎn)加/減法器為6個(gè)。

8.根據(jù)權(quán)利4～7中任意一項(xiàng)所述的基于DSP芯片的FFT加速器，其特征在于：所述數(shù)據(jù)存儲(chǔ)單元(412)包括兩組數(shù)據(jù)存儲(chǔ)器，對(duì)待輸入的運(yùn)算數(shù)據(jù)以及待輸出的運(yùn)算結(jié)果進(jìn)行乒乓結(jié)構(gòu)的緩存；每組所述數(shù)據(jù)存儲(chǔ)器包括4個(gè)雙端口的RAM。

9.根據(jù)權(quán)利5～7中任意一項(xiàng)所述的基于DSP芯片的FFT加速器，其特征在于：所述旋轉(zhuǎn)因子存儲(chǔ)單元(414)采用兩個(gè)查找表，每個(gè)所述查找表具有N₁個(gè)選項(xiàng)；每個(gè)所述查找表對(duì)應(yīng)連接一個(gè)所述蝶形運(yùn)算部件。