[發(fā)明專利]非易失性半導(dǎo)體存儲(chǔ)裝置以及其控制方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410171573.0
• 申請(qǐng)日: 2014-04-25
• 公開（公告）號(hào): CN104464811B
• 公開（公告）日: 2017-10-24
• 發(fā)明（設(shè)計(jì)）人: 中山晶智;荒川秀貴
• 申請(qǐng)（專利權(quán)）人: 力晶科技股份有限公司
• 主分類號(hào): G11C16/24
• 分類號(hào): G11C16/24
• 代理公司: 北京市柳沈律師事務(wù)所11105
• 代理人: 史新宏

技術(shù)領(lǐng)域

本發(fā)明主要涉及一種可覆寫的非易失性半導(dǎo)體存儲(chǔ)裝置，例如快閃存儲(chǔ)器，以及其控制方法。

背景技術(shù)

NAND型快閃電子抹除式可復(fù)寫只讀存儲(chǔ)器(NAND-type Electrically-Erasable Programmable Read-Only Memory)(以下稱「NAND型快閃EEPROM」)由多個(gè)存儲(chǔ)器單元晶體管串接于位線與源極線之間所構(gòu)成，且已知NAND型非易失性半導(dǎo)體存儲(chǔ)裝置具有高集成化(特別是NAND型快閃電子抹除式可復(fù)寫只讀存儲(chǔ)器)。

為了抹除一傳統(tǒng)非易失性半導(dǎo)體存儲(chǔ)裝置中的數(shù)據(jù)，半導(dǎo)體基板被施加一高電壓(例如，20V)，字線被施加0V。因此，電子從具有由多晶硅所組成的電荷蓄積層(electric charge accumulation layer)的浮動(dòng)?xùn)艠O(floating gate)中射出，而其臨界值變得低于抹除臨界值(例如，-3V)。另一方面，為了寫入(編程)數(shù)據(jù)，將0V提供至半導(dǎo)體基板，且控制柵極被施加高電壓(例如，20V)。因此，電子從半導(dǎo)體基板注入至浮動(dòng)?xùn)艠O，且其臨界值變得高于寫入臨界值 (例如，1V)。在此臨界值的存儲(chǔ)器單元中，控制柵極被施加一介于抹除臨界值與寫入臨界值的讀取電壓(例如，0V)，該存儲(chǔ)器單元的狀態(tài)可根據(jù)電流是否流過存儲(chǔ)器單元來(lái)決定。

此外，在一NAND型非易失性半導(dǎo)體存儲(chǔ)裝置中，具有下述二種存儲(chǔ)器單元對(duì)應(yīng)于存儲(chǔ)器單元中所可存儲(chǔ)的位數(shù)。(1)SLC(Single Level Cell)：對(duì)一個(gè)存儲(chǔ)器單元寫入一位數(shù)據(jù)的存儲(chǔ)器單元。(2)MLC(Multi-Level Cell)：對(duì)一個(gè)存儲(chǔ)器單元寫入多個(gè)位數(shù)據(jù)的存儲(chǔ)器單元。

發(fā)明內(nèi)容

本發(fā)明欲解決的問題

目前NAND型快閃電子抹除式可復(fù)寫只讀存儲(chǔ)器，例如固態(tài)硬盤(SSD； Solid State Drive)，還被要求具有相較于傳統(tǒng)更高的效能。特別是，根據(jù)使用雙倍數(shù)據(jù)速率(DDR；Double Data Rate)的方法，大幅提升了由用以暫存存儲(chǔ)器單元讀出的數(shù)據(jù)的頁(yè)面緩沖器讀出至外部電路的讀取速度，但從存儲(chǔ)器單元讀入至頁(yè)面緩沖器的讀取速度并未提升。(例如可參考以下文件：G.Naso et al.，"A128Gb3b/cell NAND Flash Design Using20nm Planar-Cell Technology"，IEEE ISSCC Digest of Technical Papers，2013，pp.218-219； Hyunggon Kim et al.，"A159mm232nm32Gb MLC NAND-Flash Memory with 200MB/s Asynchronous DDR Interface"，IEEE ISSCC Digest of Technical Papers，2010，pp.442-443)

為了提升從存儲(chǔ)器單元讀入至頁(yè)面緩沖器的讀取速度，必須降低對(duì)于總體位線(global bit line)GBL預(yù)充電及放電所需要時(shí)間以及字線(word line) WL的上升時(shí)間。為了達(dá)成此目的，傳統(tǒng)技術(shù)中如圖12A及圖12B，存儲(chǔ)器單元陣列100從中間被分為記憶庫(kù)(memory bank)101A以及101B，且分別在記憶庫(kù)101A以及101B中設(shè)置二頁(yè)面緩沖電路(page buffer circuit)102A及 102B(例如可參考以下文件，日本專利特開2004-273098；Changhyuk Lee et al.， "A32Gb MLC NAND-Flash Memory with Vth-Endurance Enhancing Schemes in 32nm CMOS"，IEEE ISSCC Digest of Technical Papers，2010，pp.446-447； Dean Nobunaga et al.，"A50nm8Gb NAND Flash Memory with100MB/s Program Throughput and200MB/s DDR Interface"，IEEE ISSCC Digest of Technical Papers，2008，pp.426-427)。在圖12B中的存儲(chǔ)器單元陣列100 中，其總體位線(global bit line)GBL的電阻以及電容為圖12A的一半，且時(shí)間常數(shù)變成1/4，但仍有芯片尺寸增加的問題。