[發明專利]非易失性半導體存儲裝置以及其控制方法

有效

• 申請號: 201410171573.0
• 申請日: 2014-04-25
• 公開（公告）號: CN104464811B
• 公開（公告）日: 2017-10-24
• 發明（設計）人: 中山晶智;荒川秀貴
• 申請（專利權）人: 力晶科技股份有限公司
• 主分類號: G11C16/24
• 分類號: G11C16/24
• 代理公司: 北京市柳沈律師事務所11105
• 代理人: 史新宏

1.一種非易失性半導體存儲裝置，包括：

非易失性存儲器單元陣列，具有多個存儲器單元連接至總體位線；

頁面緩沖電路，具有第一鎖存電路暫存預定頁面單位讀出及寫入至上述非易失性存儲器單元陣列的數據；

第二鎖存電路，暫存輸入及輸出至外部電路的數據；以及

控制電路，控制上述非易失性存儲器單元陣列的數據讀取及寫入，

其中，上述非易失性存儲器單元陣列被分為第一單元陣列以及第二單元陣列，上述頁面緩沖電路設置于上述第一單元陣列以及上述第二單元陣列之間，且上述第二鎖存電路設置于上述第一單元陣列的外緣區域；

上述頁面緩沖電路通過上述第一單元陣列的一總體位線連接至上述第二鎖存電路；

上述控制電路控制數據寫入至上述第一單元陣列或上述第二單元陣列是藉由在數據寫入時，當來自上述外部電路的寫入數據被鎖存于上述第二鎖存電路中后，通過上述第一單元陣列的上述總體位線將寫入數據從上述第二鎖存電路傳送至上述頁面緩沖電路；以及

上述控制電路控制從上述第一單元陣列或上述第二單元陣列讀取的數據輸出至上述外部電路是藉由在數據讀取時，通過上述第一單元陣列的上述總體位線將數據從上述頁面緩沖電路傳送至上述第二鎖存電路，

其中，上述控制電路控制上述第一單元陣列以及上述第二單元陣列執行數據寫入、數據讀取以及數據抹除的至少一個的一時分割操作，

上述控制電路對上述第一單元陣列與上述第二單元陣列之間以一預定延遲隨時間偏移的數據編程以及驗證進行控制。

2.如權利要求1所述的非易失性半導體存儲裝置，其中，上述控制電路在上述第一單元陣列的數據寫入時對上述第二單元陣列進行數據驗證，或在上述第二單元陣列的數據寫入時對上述第一單元陣列進行數據驗證。

3.如權利要求1所述的非易失性半導體存儲裝置，其中，上述控制電路同步控制對于上述第一單元陣列以及上述第二單元陣列的數據抹除，并藉由上述時分割操作對于上述第一單元陣列以及上述第二單元陣列執行數據驗證。

4.如權利要求1所述的非易失性半導體存儲裝置，其中，上述頁面緩沖電路還包括一第三鎖存電路，用以于上述第一單元陣列以及上述第二單元陣列中的一個進行數據寫入或數據讀取時存儲其他單元陣列的分流數據。

5.如權利要求4所述的非易失性半導體存儲裝置，其中，上述第三鎖存電路還包括多個鎖存，用以提供給存儲每一上述存儲器單元的多個位數據的一多層式存儲(MLC)中的存儲器單元。

6.如權利要求4所述的非易失性半導體存儲裝置，其中，上述第三鎖存電路還包括上述第一單元陣列或上述第二單元陣列的一總體位線、以及一開關單元，且上述第三鎖存電路由一動態鎖存電路構成，上述動態鎖存電路由上述第一單元陣列或上述第二單元陣列的上述總體位線的一雜散電容以及上述開關單元所構成。

7.如權利要求4所述的非易失性半導體存儲裝置，其中，在數據讀取時，上述控制電路通過上述第一單元陣列的上述總體位線將數據從上述第三鎖存電路直接傳送至上述第二鎖存電路。