[發明專利]基于FPGA的同步脈沖抖動抑制方法及系統

有效

• 申請號: 201410166706.5
• 申請日: 2014-04-23
• 公開（公告）號: CN103905137A
• 公開（公告）日: 2014-07-02
• 發明（設計）人: 龐吉耀
• 申請（專利權）人: 南京磐能電力科技股份有限公司
• 主分類號: H04J3/06
• 分類號: H04J3/06
• 代理公司: 南京縱橫知識產權代理有限公司 32224
• 代理人: 董建林

技術領域

本發明涉及一種基于FPGA的同步脈沖抖動抑制方法及系統，屬于數據采集、通信和測試技術領域。

背景技術

目前，分時復用數字通信網極度依賴同步信號，若本地恢復的同步信號發生較大抖動，在某些情況下就可能引起設備性能的惡化導致數據采樣出錯，而出現通信誤碼。在級聯通信系統中，同步抖動會使再生后的信號產生一個位置調制，它不但使再生判決瞬間信噪比惡化，而且還反映到再生后的信號中，傳到下一個中繼器，抖動沿中繼鏈往下積累，從而限制了通信距離，定時抖動的存在，使得接收機同步系統不能準確地跟蹤和捕獲接收信號的定時信息。所以，為了降低系統的誤碼率，就必須采用各種有效的辦法來抑制定時抖動的產生。

在工業控制和電力自動化領域，為了同步記錄各種異步發生的事件或信號量，需要對不同物理分布的數據采集裝置進行同步測量，而同步脈沖的抖動會導致精密測量誤差增大，同步測量失去參考意義。此外，即使同步參考源等間隔向被同步設備發送同步幀，因為晶體老化和抖動及鏈路傳輸等原因也會引入隨機抖動，仍需在被同步設備側采取措施消除抖動。

為解決上述同步抖動帶來的問題已經出現的多種方法，主要表現如下：

1)提高脈沖產生和傳輸電路的穩定性，為了降低脈沖寬度和周期的變化，源端的脈沖發生電路必須采用高穩定度晶體，同時要能產生具有較穩定帶寬和周期的脈沖序列，同時保證同步脈沖從源端到目標端傳輸抖動；

2)通過VCO和軟件校準的方法，以高穩定的壓控晶體(VCO)為本地頻率源，通過測量外部同步脈沖的周期，將周期誤差進行卡爾曼濾波后轉換為DAC的輸入值，調整本地晶振的輸出頻率，從而獲得一個長期與短期穩定度都很好的頻標，來作為后級同步脈沖再生回路的頻率產生本地同步脈沖；

3)數字鎖相環，利用相位檢測器檢測輸入脈沖和輸出脈沖之間的相位差并通過環路濾波器對相位差進行累積和平滑進而控制數控振蕩器實現抖動消除。

盡管上述的同步抖動的抑制方法，能有效地消除外同步信號中的一部分時延抖動，但各有缺點，方法1)的發送方必須采用高穩定時基，同時保證傳輸過程的低抖動，難度較大；方法2)需要VCO和DAC等復雜電路，成本較高且基于卡爾曼濾波算法包括矩陣求逆運算和矩陣連乘運算等迭代過程，運算較為復雜，難以在FPGA平臺上實現；方法3)在使用鎖相環的方案中要么使用簡單單環方案，導致無法實現短的捕捉時間和較窄的環路帶寬之間同時到達最優，要么使使用復雜的雙環加VCXO的方案使整個成本和復雜度上升可靠性下降，而且，所有鎖相環無一例外都引入負反饋回路，導致環路鎖定時間變長，影響實時性。

因此，尋找一種有效的抗同步抖動的方法，是當前急需解決的問題。

發明內容

為了克服現有技術存在的不足及缺陷，本發明提供的基于FPGA的同步脈沖抖動抑制方法及系統，通過先記錄外部脈沖到達時刻，并緩沖在FPGA片上Block?RAM，然后預測下一個同步脈沖到達時刻，并依此觸發新的本地脈沖，實現抖動消除，同時滿足縮短捕捉時間和高抖動抑制，具有良好的應用前景。

本發明是通過如下步驟實現的：

步驟(1)，通過邊沿檢測器檢測外同步脈沖的上升沿，并在上升沿到達時記錄當前自由運行定時器的值，將該值作為當前時間戳t_n，寫入FPGA的片上BlockRAM；

步驟(2)，外同步信號上升沿過后，將BlockRAM中記錄的時間戳取出構造序列{t_n}；

步驟(3)，選取{t_n}的t₀、t₁、t₂、…、t_n共n+1個觀測數據，構造差序列{Δt_n}，使得Δt_n＝t_n-t_n-1，利用{Δt_n}的均值來估計輸入同步脈沖的間隔