[發明專利]基于FPGA的同步脈沖抖動抑制方法及系統

有效

• 申請號: 201410166706.5
• 申請日: 2014-04-23
• 公開（公告）號: CN103905137A
• 公開（公告）日: 2014-07-02
• 發明（設計）人: 龐吉耀
• 申請（專利權）人: 南京磐能電力科技股份有限公司
• 主分類號: H04J3/06
• 分類號: H04J3/06
• 代理公司: 南京縱橫知識產權代理有限公司 32224
• 代理人: 董建林

1.一種基于FPGA的同步脈沖抖動抑制方法，其特征在于：包括以下步驟，

步驟(1)，通過邊沿檢測器檢測外同步脈沖的上升沿，并在上升沿到達時記錄當前自由運行定時器的值，將該值作為當前時間戳t_n，寫入FPGA的片上BlockRAM；

步驟(2)，外同步信號上升沿過后，將BlockRAM中記錄的時間戳取出構造序列{t_n}；

步驟(3)，選取{t_n}的t₀、t₁、t₂、…、t_n共n+1個觀測數據，構造差序列{Δt_n}，使得Δt_n＝t_n-t_n-1，利用{Δt_n}的均值來估計輸入同步脈沖的間隔

步驟(4)，選取序列{t_n}的t₁、t₂、…、t_n共n個觀測數據構建基準序列{t_{s_n}}，使得t_{s_1}＝t₁＝t_{m_1}+ε₁、其中，t_{m_1}為對應t₁時外同步脈沖基準時刻，ε₁…ε_n為t_{s_1}…t_{s_n}相對于t_{m_1}的隨機抖動，并用{t_{s_n}}的均值估計出主設備同步脈沖的基準時刻

步驟(5)，構建線性估計方程根據已經估計的同步脈沖間隔和外同步脈沖基準時刻預測新的同步脈沖到達時刻

步驟(6)，將減去需要偏移量后寫入輸出比較器的輸出寄存器；

步驟(7)，輸出比較器不斷比較本地自由運行的定時器和輸出寄存器的值，一旦二者一致，觸發同步脈沖再生器展寬輸出本地同步脈沖。

2.根據權利要求1所述的基于FPGA的同步脈沖抖動抑制方法，其特征在于：步驟(3)選取{t_n}的t₀、t₁、t₂、…、t_n共n+1個觀測數據，構建差序列{Δt_n}，并利用公式(1)估計輸入同步脈沖的間隔

T^s=1nΣi=1nΔti=1n[(t1-t0)+(t2-t1)+...+(tn-tn-1)]=(tn-t0)n---(1).]]>