[發明專利]小面積高線性度成形電路有效
| 申請號： | 201410153558.3 | 申請日： | 2014-04-17 |
| 公開（公告）號： | CN103916080B | 公開（公告）日： | 2017-01-25 |
| 發明（設計）人： | 王佳;高德遠;魏廷存;高武;鄭然;魏曉敏;胡永才 | 申請（專利權）人： | 西北工業大學 |
| 主分類號： | H03B5/12 | 分類號： | H03B5/12 |
| 代理公司： | 西北工業大學專利中心61204 | 代理人： | 王鮮凱 |
| 地址： | 710072 *** | 國省代碼： | 陜西;61 |
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| 摘要： | |||
| 搜索關鍵詞： | 面積 線性 成形 電路 | ||
技術領域
本發明涉及一種成形電路，特別是涉及一種小面積高線性度成形電路。
背景技術
參照圖3。文獻1“核電子學（上），1983，pp.182”公開了一種CR-RC成形電路。該成形電路包括一個運算放大器A、一個串聯CR網絡（電容C1和電阻R1）和一個并聯RC網絡（電阻R2和電容C2）。電容C1和電阻R1構成一個微分電路，電容C2和電阻R2構成一個積分電路。運算放大器A將這兩個電阻網路與成形電路前面的電路和后接電路隔離開。當微分電路和積分電路的電阻電容乘積相等時，即R1C1=R2C2=τ時，成形電路輸出波形的成形時間約為τ。這樣，同時調節兩個電阻的阻值就可以改變成形時間。
該成形電路結構簡單，但存在以下缺點：
1、高阻值電阻（R1和R2）若在芯片內實現，占用面積較大。整個成形電路必須采用能夠支持高阻電阻的工藝進行制造。尤其是在需要實現大成形時間應用場合下，高阻值電阻消耗面積極大。
2、成形時間不能連續調節。調節步進受控制寄存器位數限制。
參照圖4。文獻2“A?readout?ASIC?for?SPECT,Nuclear?Science,IEEE?Transactions?on,Vol.52,No.3,June2005,pp.764-771.”公開了一種CR-RC成形電路，該成形電路中高阻值電阻由工作在線性區的MOS晶體管Madj實現。這樣可以實現小面積成形電路，并且通過調節其柵極電壓即可連續改變成形時間。然而MOS晶體管Madj的電阻阻值受MOS晶體管Madj的源極電壓和漏極電壓影響。因此，當輸入電荷量在較大范圍變化時，輸出波形幅度變化較大，其成形時間發生漂移。由此導致成形電路的線性度較差。另外，該電路只調節積分電路的RC乘積而微分電路的RC乘積不變，從而使得成形電路的增益隨成形時間變化。
發明內容
為了克服現有成形電路線性度差的不足，本發明提供一種小面積高線性度成形電路。該電路包括電容C1、電容C2、運算放大器A、一個NMOS晶體管Mdif和n個NMOS晶體管M1～Mn。電容C1和NMOS晶體管Mdif組成串聯RC網絡，電容C2和n個NMOS晶體管M1～Mn組成并聯RC網絡。由于該電路的高阻值電阻由NMOS晶體管實現，大大減小了芯片面積。由多個NMOS晶體管串聯實現一個較大阻值電阻，降低了晶體管源極和漏極電壓對整體阻值的影響，提高了線性度。調節成形時間時，同時調節微分時間和積分時間，保證成形電路增益不變。
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