[發明專利]半導體器件以及互連基板

有效

• 申請號: 201410140385.1
• 申請日: 2014-04-09
• 公開（公告）號: CN104103627B
• 公開（公告）日: 2018-04-10
• 發明（設計）人: 仮屋崎修一;及川隆一
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L23/538
• 分類號: H01L23/538;H01L23/552
• 代理公司: 中原信達知識產權代理有限責任公司11219
• 代理人: 李蘭,孫志湧

相關申請交叉引用

將2013年4月9日提交的日本專利申請No.2013-081064的公開內容，包括說明書、附圖和摘要，整體并入本文作為參考。

技術領域

本發明涉及一種半導體器件以及一種互連基板，并且特別涉及一種在應用至能夠高速通信的半導體器件時有效的技術。

背景技術

近年來，網絡通信中的通信速度已經進一步提高，并且已經在網絡設備中普遍使用超過10Gbps的信號傳輸速度。因此，由安裝在網絡設備上的通信半導體器件（LSI：大規模集成電路）的接口緩沖器（I/O裝置）的寄生電容的信號反射會劣化信號質量，這會引發嚴重的問題。認為這種現象可歸因于寄生電容的導納隨I/O裝置的操作頻率的提高而增大，這顯著地降低了I/O裝置的輸入/輸出阻抗，致使I/O裝置和信號傳輸線之間發生阻抗失配。例如，假設輸出側上具有寄生電容的I/O裝置和輸入側上具有寄生電容的I/O裝置利用具有50Ω的特性阻抗的信號傳輸線連接。在這種情況下，即使在輸入側上的I/O裝置的輸入阻抗以及輸出側上的I/O裝置的輸出阻抗中的每一個都被理論地限定在50Ω下時，輸入側以及輸出側上的I/O裝置的寄生電容的導納也隨傳輸信號的頻率提高而增大，這會降低輸入側上的I/O裝置的輸入阻抗以及輸出側上的I/O裝置的輸出阻抗。例如，當輸入側以及輸出側上的I/O裝置的寄生電容是1pF時，各個I/O裝置的輸入/輸出阻抗在1.25GHz下約為45Ω，在3.2GHz（對應于6.4Gbps）下約為25Ω且在5.0GHz（對應于10Gbps）下約為14Ω。降低I/O裝置的輸入/輸出阻抗致使信號傳輸線和I/O裝置之間明顯的阻抗失配，從而使信號波形嚴重失真。

為了緩解I/O裝置的寄生電容的效應，目前所知的技術是在其中形成了I/O裝置的半導體芯片上形成阻抗匹配電路，或在用于安裝半導體芯片的半導體基板（封裝基板）的互連基板中掩埋電感器（L）、電容器（C）以及電阻器（R），由此補償阻抗失配。此外，作為相關技術，例如在日本專利公布No.2006-49645以及2012-209340中公開了降低由阻抗失配導致的波形失真的現有技術。日本未審專利申請公布No.2006-49645公開了一種在印刷基板中的信號通孔周圍設置用于接地互連的多個通孔（through hole）的構造。日本未審專利申請公布No.2012-209340公開了一種信號傳輸線的構造，其形成為包括用于連接多層基板的外層圖案和內層圖案的貫通通路孔（通孔），其中被掩埋的通路孔（via hole）設置在臨近貫通通路孔的位置且絕緣體置于其間。發明內容

但是上述在半導體器件上形成阻抗匹配電路的方法存在增大半導體芯片面積的問題。特別地，當使用多通道中的信號時，因為匹配電路對各個通道的各個I/O裝置都是必需的，因此這會顯著增加芯片面積且不實際。而且，在半導體封裝的互連基板中掩埋電感器、電容器等存在互連基板的制造難，從而增加成本的問題。

在提交本申請之前，本發明人已經對通過使用互連基板中的通孔在半導體封裝的互連基板中形成阻抗匹配電路進行了研究。具體地，形成作為阻抗匹配電路的寄生電容的貫通通路（through via）在與I/O端子端隔開信號頻率的λ/4的位置處設置到被連接到互連基板上的I/O裝置的信號傳輸線。在這種構造中，考慮到I/O裝置端子端的相位，輸入至I/O裝置的信號被I/O裝置端子的寄生電容反射，并且反射波再次被通孔的寄生電容反射，并以位移λ/2返回。因此，由I/O端子的寄生電容反射的反射波以及由通孔的寄生電容反射的反射波彼此抵消，以改善信號傳輸線中信號的信號特性（例如回波損耗特性）。